Verilog HDL 程序設(shè)計(jì)教程

內(nèi)容概要

本書對(duì)Verilog HDL程序設(shè)計(jì)作了系統(tǒng)全面的介紹，以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入的闡述。
   本書以Verilog-1995標(biāo)準(zhǔn)為基礎(chǔ)，全面介紹了Verilog HDL的詞法、語(yǔ)法、語(yǔ)句，可綜合程序的編寫，仿真程序的編寫，一般數(shù)字邏輯的實(shí)現(xiàn)，復(fù)雜邏輯和算法的實(shí)現(xiàn)等，討論了設(shè)計(jì)中的方法與技巧，并以大量經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)實(shí)例為依據(jù)，深入淺出地闡述了Verilog程序開(kāi)發(fā)所涉及的各個(gè)方面。對(duì)Verilog-2001的新增語(yǔ)法結(jié)構(gòu)也作了介紹。
   著眼于實(shí)用是本書的出發(fā)點(diǎn)，由于HDL語(yǔ)言的學(xué)習(xí)與使用必須依托一定的EDA環(huán)境，因此對(duì)典型EDA軟件的使用與接口也作了介紹。
   本書可作為電子工程、通信工程及相關(guān)專業(yè)高年級(jí)本科生和研究生教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開(kāi)發(fā)的工程設(shè)計(jì)人員閱讀參考。

書籍目錄

第1章  EDA技術(shù)綜述	1本章內(nèi)容簡(jiǎn)介	1  1.1  引言	1  1.2  EDA技術(shù)及其發(fā)展	2  1.3  設(shè)計(jì)方法與設(shè)計(jì)技術(shù)	3   1.3.1  Top-down設(shè)計(jì)	3   1.3.2  Bottom-up設(shè)計(jì)	5   1.3.3  IP復(fù)用技術(shù)與SOC	5  1.4  EDA設(shè)計(jì)的實(shí)現(xiàn)	6  1.5  硬件描述語(yǔ)言	7思考與練習(xí)	9第2章  EDA設(shè)計(jì)軟件與設(shè)計(jì)流程	10本章內(nèi)容簡(jiǎn)介	10  2.1  EDA軟件工具概述	10   2.1.1  集成的CPLD/FPGA開(kāi)發(fā)工具	10   2.1.2  輸入工具（Design Input Tools）	11   2.1.3  邏輯綜合工具（Synthesis Tools）	12   2.1.4  仿真工具（Simulation Tools）	12   2.1.5  IC版圖工具	13   2.1.6  其他EDA工具	14  2.2  EDA設(shè)計(jì)的流程	14   2.2.1  輸入（Design Input）	14   2.2.2  綜合（Synthesis）	15   2.2.3  適配（Fitter）	16   2.2.4  仿真（Simulation）	16   2.2.5  編程（Program）	17思考與練習(xí)	17第3章  Verilog HDL設(shè)計(jì)初步	18本章內(nèi)容簡(jiǎn)介	18   3.1  Verilog語(yǔ)言的歷史及與C語(yǔ)言的比較	18  3.2  完整的Verilog HDL設(shè)計(jì)	20   3.2.1  4位全加器和4位計(jì)數(shù)器	20   3.2.2  綜合	21   3.2.3  仿真	22  3.3  Verilog模塊基本結(jié)構(gòu)剖析	27   3.3.1  Verilog模塊的結(jié)構(gòu)	27   3.3.2  邏輯功能定義	29思考與練習(xí)	30第4章  Verilog HDL語(yǔ)言要素	32本章內(nèi)容簡(jiǎn)介	32  4.1  詞法	32   4.1.1  空白符和注釋	32   4.1.2  數(shù)字與字符串（Numbers & Strings）	33   4.1.3  標(biāo)識(shí)符（Identifiers）	35   4.1.4  運(yùn)算符（Operators）	36   4.1.5  關(guān)鍵字（Keywords）	36  4.2  數(shù)據(jù)類型	36   4.2.1  連線型（Net Type）	36   4.2.2  寄存器型（Register Type）	38   4.2.3  parameter	38  4.3  寄存器和存儲(chǔ)器	39   4.3.1  寄存器	39   4.3.2  存儲(chǔ)器	39  4.4  運(yùn)算符	40   4.4.1  運(yùn)算符	40   4.4.2  運(yùn)算符的優(yōu)先級(jí)	44思考與練習(xí)	44第5章  Verilog HDL行為語(yǔ)句	45本章內(nèi)容簡(jiǎn)介	45  5.1  概述	45  5.2  過(guò)程語(yǔ)句	46   5.2.1  always過(guò)程語(yǔ)句	46   5.2.2  initial語(yǔ)句	50  5.3  塊語(yǔ)句	51   5.3.1  串行塊begin-end	51   5.3.2  并行塊fork-join	52  5.4  賦值語(yǔ)句	53   5.4.1  持續(xù)賦值與過(guò)程賦值	53   5.4.2  阻塞賦值與非阻塞賦值	55  5.5  條件語(yǔ)句	56   5.5.1  if-else語(yǔ)句	56   5.5.2  case語(yǔ)句	58   5.5.3  條件語(yǔ)句使用要點(diǎn)	60  5.6  循環(huán)語(yǔ)句	61   5.6.1  for語(yǔ)句	61   5.6.2  repeat語(yǔ)句	62   5.6.3  while和forever語(yǔ)句	63  5.7  編譯向?qū)?65   5.7.1  宏替換`define	66   5.7.2  文件包含`include	66   5.7.3  條件編譯`ifdef、`else、`endif	67思考與練習(xí)	68第6章  進(jìn)程、任務(wù)與函數(shù)	69本章內(nèi)容簡(jiǎn)介	69  6.1  進(jìn)程（process）	69   6.1.1  進(jìn)程	69   6.1.2  進(jìn)程間的通信	70  6.2  任務(wù)（task）	71  6.3  函數(shù)（function）	74   6.3.1  函數(shù)	74   6.3.2  任務(wù)與函數(shù)的區(qū)別	79  6.4  順序執(zhí)行與并發(fā)執(zhí)行	79  6.5  Verilog-2001新增語(yǔ)法結(jié)構(gòu)簡(jiǎn)介	81思考與練習(xí)	84第7章  Verilog HDL的描述風(fēng)格	85本章內(nèi)容簡(jiǎn)介	85  7.1  概述	85  7.2  結(jié)構(gòu)描述	86   7.2.1  Verilog HDL內(nèi)置門元件	86   7.2.2  門級(jí)結(jié)構(gòu)描述	89  7.3  行為描述方式	90  7.4  數(shù)據(jù)流描述方式	91  7.5  不同描述風(fēng)格的例子	93   7.5.1  半加器	93   7.5.2  1位全加器	95   7.5.3  4位全加器	98思考與練習(xí)	100第8章  仿真	101本章內(nèi)容簡(jiǎn)介	101  8.1  概述	101  8.2  系統(tǒng)任務(wù)與系統(tǒng)函數(shù)	102   8.2.1  $display與$write	102   8.2.2  $monitor與$strobe	103   8.2.3  $time與$realtime	104   8.2.4  $finish與$stop	105   8.2.5  $readmemh與$readmemb	105   8.2.6  $random	106   8.2.7  文件輸出	106  8.3  用戶自定義元件（UDP）	107   8.3.1  組合電路UDP元件	107   8.3.2  時(shí)序邏輯UDP元件	110   8.3.3  UDP元件縮記符	111  8.4  延時(shí)模型的表示	112   8.4.1  時(shí)間標(biāo)尺定義`timescale	112   8.4.2  延時(shí)的表示方法	113   8.4.3  延時(shí)說(shuō)明塊（specify塊）	114  8.5  測(cè)試平臺(tái)（Test Bench）	114   8.5.1  Test Bench	114   8.5.2  測(cè)試程序的編寫	116  8.6  仿真示例	119   8.6.1  組合電路的仿真	119   8.6.2  時(shí)序電路的仿真	124思考與練習(xí)	125第9章  Verilog HDL設(shè)計(jì)進(jìn)階	126本章內(nèi)容簡(jiǎn)介	126  9.1  基本組合電路的設(shè)計(jì)	126   9.1.1  簡(jiǎn)單門電路	126   9.1.2  編譯碼器	129   9.1.3  數(shù)據(jù)選擇器	132   9.1.4  用組合電路實(shí)現(xiàn)的ROM	133  9.2  基本時(shí)序電路的設(shè)計(jì)	134   9.2.1  D觸發(fā)器與JK 觸發(fā)器	134   9.2.2  鎖存器與寄存器	136   9.2.3  計(jì)數(shù)器	139   9.2.4  ROM/RAM模塊	140   9.2.5  串/并轉(zhuǎn)換	141  9.3  簡(jiǎn)單的微處理器	142   9.3.1  設(shè)計(jì)實(shí)現(xiàn)	142   9.3.2  仿真	143  9.4  乘累加器（MAC）的設(shè)計(jì)	144思考與練習(xí)	147第10章  設(shè)計(jì)方法與設(shè)計(jì)技巧的探討	148本章內(nèi)容簡(jiǎn)介	148  10.1  可綜合的設(shè)計(jì)技術(shù)的討論	148   10.1.1  可綜合的Verilog HDL結(jié)構(gòu)	148   10.1.2  可綜合設(shè)計(jì)的要點(diǎn)	150  10.2  流水線設(shè)計(jì)技術(shù)（Pipeline Design）	151  10.3  資源共享（Resource Sharing）	155  10.4  有限狀態(tài)機(jī)（FSM）設(shè)計(jì)	157   10.4.1  基于狀態(tài)機(jī)的設(shè)計(jì)	157   10.4.2  頻率計(jì)控制器設(shè)計(jì)舉例	160   10.4.3  幾點(diǎn)討論	162  10.5  多層次結(jié)構(gòu)電路的設(shè)計(jì)	164   10.5.1  圖形與文本混合設(shè)計(jì)	164   10.5.2  文本設(shè)計(jì)	165  10.6  阻塞與非阻塞賦值使用要點(diǎn)	167   10.6.1  進(jìn)程的設(shè)計(jì)	167   10.6.2  阻塞賦值與非阻塞賦值	168   10.6.3  應(yīng)用要點(diǎn)	171  10.7  片內(nèi)存儲(chǔ)器的使用	172   10.7.1  片內(nèi)存儲(chǔ)器	172   10.7.2  設(shè)計(jì)舉例	173  10.8  如何消除毛刺	175   10.8.1  毛刺的產(chǎn)生	176   10.8.2  毛刺的消除	177思考與練習(xí)	179第11章  Verilog HDL綜合設(shè)計(jì)實(shí)踐	180本章內(nèi)容簡(jiǎn)介	180  11.1  數(shù)字跑表	180   11.1.1  設(shè)計(jì)輸入與編譯	180   11.1.2  仿真	183  11.2  4位數(shù)字頻率計(jì)	183   11.2.1  功能與原理	183   11.2.2  設(shè)計(jì)實(shí)現(xiàn)	184  11.3  交通燈控制器	187   11.3.1  功能要求	187   11.3.2  設(shè)計(jì)實(shí)現(xiàn)	188  11.4  樂(lè)曲演奏電路	191   11.4.1  音調(diào)的控制	192   11.4.2  音長(zhǎng)的控制	193   11.4.3  樂(lè)曲演奏電路源程序	193  11.5  自動(dòng)售飲料機(jī)的設(shè)計(jì)	197  11.6  實(shí)用多功能數(shù)字鐘	199   11.6.1  功能	200   11.6.2  源程序	200  11.7  計(jì)費(fèi)器設(shè)計(jì)	205思考與練習(xí)	209第12章  算法與復(fù)雜邏輯的實(shí)現(xiàn)	210本章內(nèi)容簡(jiǎn)介	210  12.1  加法器設(shè)計(jì)	210   12.1.1  級(jí)連加法器	211   12.1.2  并行加法器	212   12.1.3  超前進(jìn)位加法器	212   12.1.4  流水線加法器	219  12.2  乘法器設(shè)計(jì)	219   12.2.1  并行乘法器	219   12.2.2  移位相加乘法器	220   12.2.3  查找表乘法器	220   12.2.4  加法樹(shù)乘法器	223  12.3  FIR濾波器的設(shè)計(jì)	225   12.3.1  FIR濾波器的結(jié)構(gòu)	225   12.3.2  抽頭系數(shù)編碼	226   12.3.3  源代碼及仿真	227  12.4  數(shù)字相關(guān)器	231  12.5  信道編譯碼器	233   12.5.1  線性分組碼編譯碼器	233   12.5.2  循環(huán)碼編譯碼器	237  12.6  CRC校驗(yàn)碼	241思考與練習(xí)	244第13章  EDA軟件使用指南	245本章內(nèi)容簡(jiǎn)介	245  13.1  概述	245  13.2  Synplify Pro使用指南	246   13.2.1  Synplify Pro的性能特點(diǎn)	247   13.2.2  Synplify Pro使用指南	248   13.2.3  Synplify Pro與MAX+PLUS II的接口	251  13.3  Synplify 使用指南	253   13.3.1  Synplify的功能特點(diǎn)	253   13.3.2  Synplify使用舉例	254  13.4  ModelSim使用指南	256   13.4.1  ModelSim功能仿真	257   13.4.2  ModelSim時(shí)序仿真	262  13.5  ispLEVER使用指南	264   13.5.1  ispLEVER的特點(diǎn)	264   13.5.2  基于ispLEVER的Verilog設(shè)計(jì)	264  13.6  MAX+PLUS II使用指南	268  13.7  Quartus II使用指南	274   13.7.1  創(chuàng)建工程文件	274   13.7.2  編譯	278   13.7.3  仿真	281   13.7.4  Synplify Pro與Quartus II的接口	284  13.8  結(jié)束語(yǔ)	285附錄A  Verilog HDL（IEEE Std 1364-1995）關(guān)鍵字	286附錄B  Synplify Pro/Synplify可綜合的Verilog結(jié)構(gòu)	287附錄C  MAX+PLUS II軟件支持的Verilog結(jié)構(gòu)	288附錄D  形式化句法定義	289附錄E  附帶光盤內(nèi)容及說(shuō)明	304參考文獻(xiàn)	308

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