數(shù)字系統(tǒng)設(shè)計(jì)與VHDL

前言

本書的主要內(nèi)容包括FPGA／CPID器件、EDA設(shè)計(jì)工具（包括Quartus II\Svnplify Pro、DSP Builder、ModelSim等）、VHDI，硬件描述語言，以及一些典型的數(shù)字設(shè)計(jì)實(shí)例。書中的實(shí)例多數(shù)在Altera的：DE2-70實(shí)驗(yàn)平臺(tái)上進(jìn)行了實(shí)際驗(yàn)證，并盡量給出程序綜合與仿真的結(jié)果，以便于對(duì)照。此外，對(duì)于EDA軟件工具、實(shí)驗(yàn)平臺(tái)、設(shè)計(jì)案例均做了精心選擇，是作者認(rèn)為目前較有典型性和代表性的方案。本書的定位是作為EDA技術(shù)、FPGA開發(fā)或數(shù)字設(shè)計(jì)方面的教材。在編寫的過程中，遵循的是重視基礎(chǔ)、面向應(yīng)用的原則，力圖在有限的篇幅內(nèi)，將EDA技術(shù)與FPGA設(shè)計(jì)相關(guān)的知識(shí)簡(jiǎn)明扼要、深入淺出地進(jìn)行闡述，并融入作者在教學(xué)、科研中的實(shí)踐經(jīng)驗(yàn)。撰寫此書的另一個(gè)初衷是與拙作《數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第3版）》互為補(bǔ)充，前者以VHDL語言開發(fā)為主，后者則以Verilog語言的設(shè)計(jì)為重點(diǎn)。全書共12章。第1章對(duì)EDA技術(shù)進(jìn)行綜述；第2章介紹FPGA／CPLD器件的典型結(jié)構(gòu)與配置；第3章介紹Quartus II集成開發(fā)工具以及基于宏功能模塊的設(shè)計(jì)；第4章對(duì)VHDL程序設(shè)計(jì)進(jìn)行了初步介紹；在第5章至第7章中，系統(tǒng)介紹VHDL的程序結(jié)構(gòu)、語法、基本語句、建模方式等內(nèi)容；第8章是有關(guān)有限狀態(tài)機(jī)的內(nèi)容；第9章討論設(shè)計(jì)優(yōu)化和常用數(shù)字電路的設(shè)計(jì)實(shí)現(xiàn)方法；第10章是有關(guān)VHDL仿真的內(nèi)容；第11章介紹DSPBuilder的使用方法；第12章是VHDL.數(shù)字通信和接口等較復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)舉例。在附錄中對(duì)Altera的DE2-70和DE2實(shí)驗(yàn)平臺(tái)做了推廣介紹。王金明副教授編寫了第1章至第9章大部分內(nèi)容，并對(duì)全書做了統(tǒng)稿；周順編寫第10、1l章及第12章部分內(nèi)容；第3章部分內(nèi)容由冷自強(qiáng)和王耿編寫，第12章部分內(nèi)容由尹廷輝、蘇勇編寫，附錄和第4章部分內(nèi)容由周宇歡、黃建軍和李倫輝編寫。徐志軍教授對(duì)全書進(jìn)行審閱并提出了修改意見，在此表示感謝。感謝Altera公司大學(xué)計(jì)劃部Bob Xu先生和上海美連信息技術(shù)公司羅晶先生對(duì)本書的大力支持。在撰寫的過程中力求準(zhǔn)確、簡(jiǎn)約，避免煩瑣，以期做到深入淺出。所有舉例都經(jīng)過綜合工具或仿真工具的驗(yàn)證，同時(shí)也參考了眾多國(guó)內(nèi)外同行的書籍和資料，在此深表感謝。EDA技術(shù)是一門實(shí)踐性很強(qiáng)的課程，同時(shí)，EDA技術(shù)的發(fā)展又非常迅速，要真正掌握數(shù)字設(shè)計(jì)技術(shù)，成為行家里手，需要設(shè)計(jì)者在實(shí)踐中不斷摸索與積累，逐步提高自己的實(shí)際能力與水平。本書雖經(jīng)很大努力，但由于作者水平所限，書中疏漏與錯(cuò)誤之處在所難免，希望同行和廣大讀者給予批評(píng)指正。

內(nèi)容概要

本書根據(jù)EDA課程教學(xué)要求，以提高數(shù)字設(shè)計(jì)能力為目的，系統(tǒng)闡述了數(shù)字系統(tǒng)開發(fā)的相關(guān)知識(shí)，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、VHDL硬件描述語言、數(shù)字系統(tǒng)的設(shè)計(jì)優(yōu)化及應(yīng)用等。全書以Quartus Ⅱ、Synplify Pro軟件為平臺(tái)，以VHDL 87和VHDL 93語言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計(jì)為重點(diǎn)，基于Altera的DE2-70平臺(tái)，通過大量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例，系統(tǒng)闡述了數(shù)字系統(tǒng)設(shè)計(jì)的方法與技術(shù)，由淺入深地介紹了VHDL工程開發(fā)的知識(shí)與技能。    本書的特點(diǎn)是：著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書深入淺出，概念清晰，語言流暢?？勺鳛殡娮印⑼ㄐ?、微電子、信息、電路與系統(tǒng)、通信與信息系統(tǒng)以及測(cè)控技術(shù)與儀器等專業(yè)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。    本書配有教學(xué)課件，可從華信教育資源網(wǎng)(www.hxedu.com.cn)免費(fèi)下載

書籍目錄

第1章  EDA技術(shù)概述   1.1  EDA技術(shù)及其發(fā)展   1.2  Top-down設(shè)計(jì)與IP核復(fù)用 　　1.2.1  Top-down設(shè)計(jì) 　　1.2.2  Bottom-up設(shè)計(jì) 　　1.2.3  IP復(fù)用技術(shù)與SoC   1.3  數(shù)字設(shè)計(jì)的流程 　　1.3.1  設(shè)計(jì)輸入 　　1.3.2  綜合 　　1.3.3  布局布線 　　1.3.4  仿真 　　1.3.5  編程配置   1.4  常用的EDA軟件工具   1.5  EDA技術(shù)的發(fā)展趨勢(shì)   習(xí)題1 第2章  FPGA/CPLD器件   2.1  PLD器件概述 　　2.1.1  PLD器件的發(fā)展歷程 　　2.1.2  PLD器件的分類   2.2  PLD的基本原理與結(jié)構(gòu) 　　2.2.1  PLD器件的基本結(jié)構(gòu) 　　2.2.2  PLD電路的表示方法   2.3  低密度PLD的原理與結(jié)構(gòu)   2.4  CPLD的原理與結(jié)構(gòu) 　　2.4.1  宏單元結(jié)構(gòu) 　　2.4.2  典型CPLD的結(jié)構(gòu)   2.5  FPGA的原理與結(jié)構(gòu) 　　2.5.1  查找表結(jié)構(gòu) 　　2.5.2  典型FPGA的結(jié)構(gòu)   2.6  FPGA/CPLD的編程元件   2.7  邊界掃描測(cè)試技術(shù)   2.8  FPGA/CPLD的編程與配置 　　2.8.1  在系統(tǒng)可編程 　　2.8.2  CPLD器件的編程 　　2.8.3  FPGA器件的配置   2.9  FPGA/CPLD器件概述   2.10  FPGA/CPLD的發(fā)展趨勢(shì)   習(xí)題2 第3章  Quartus Ⅱ集成開發(fā)工具  3.1  Quartus Ⅱ原理圖設(shè)計(jì) 　　3.1.1  半加器原理圖設(shè)計(jì)輸入 　　3.1.2  編譯與仿真 　　3.1.3  1位全加器編譯與仿真   3.2  Quartus Ⅱ的優(yōu)化設(shè)置 　　3.2.1  分析與綜合設(shè)置 　　3.2.2  優(yōu)化布局布線 　　3.2.3  設(shè)計(jì)可靠性檢查   3.3  Quartus Ⅱ的時(shí)序分析 　　3.3.1  時(shí)序設(shè)置與分析 　　3.3.2  時(shí)序逼近   3.4  基于宏功能模塊的設(shè)計(jì) 　　3.4.1  乘法器模塊 　　3.4.2  除法器模塊 　　3.4.3  計(jì)數(shù)器模塊 　　3.4.4  常數(shù)模塊 　　3.4.5  鎖相環(huán)模塊 　　3.4.6  存儲(chǔ)器模塊 　　3.4.7  其他模塊   習(xí)題3 第4章  VHDL設(shè)計(jì)初步   4.1  VHDL簡(jiǎn)介   4.2  VHDL組合電路設(shè)計(jì) 　　4.2.1  用VHDL設(shè)計(jì)基本組合電路　　4.2.2  用VHDL設(shè)計(jì)加法器  4.3  VHDL時(shí)序電路設(shè)計(jì) 　　4.3.1  用VHDL設(shè)計(jì)D觸發(fā)器　　4.3.2  用VHDL設(shè)計(jì)計(jì)數(shù)器   4.4  Synplify Pro綜合器   4.5  Synplify綜合器   習(xí)題4 第5章  VHDL結(jié)構(gòu)與要素   5.1  實(shí)體 　　5.1.1  類屬參數(shù)說明 　　5.1.2  端口說明 　　……第6章  VHDL基本語句第7章  VHDL設(shè)計(jì)進(jìn)階第8章  有限狀態(tài)機(jī)設(shè)計(jì)第9章  VHDL數(shù)字設(shè)計(jì)與優(yōu)化第10章  VHDL數(shù)字電路的仿真第11章  DSP Builder設(shè)計(jì)初步第12章  VHDL通信與接口設(shè)計(jì)實(shí)例附錄A  VHDL關(guān)鍵字 附錄B  VHDL程序包 附錄C  DE2-70系統(tǒng)介紹 附錄D  DE2系統(tǒng)介紹 附錄E  有關(guān)術(shù)語與縮略語 參考文獻(xiàn)

章節(jié)摘錄

插圖：（3）嵌入式微處理器軟核的出現(xiàn)，更大規(guī)模的FP/GcPLD器件的不斷推出，使得SoPC（System 0n Programmable Chip，可編程芯片系統(tǒng)）步入實(shí)用化階段，在一片F(xiàn)PGA芯片中實(shí)現(xiàn)一個(gè)完備的系統(tǒng)成為可能。（4）用FPGA（Held：Programmle Gate Array，現(xiàn)場(chǎng)可編程門陣列）器件實(shí)現(xiàn)完全硬件的DSP（數(shù)字信號(hào)處理）處理成為可能，用純數(shù)字邏輯進(jìn)行DSP模塊的設(shè)計(jì)，使得高速DSP實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力地推動(dòng)了軟件無線電技術(shù)的實(shí)用化?；贔PGA的DSP技術(shù)為高速數(shù)字信號(hào)處理算法提供了實(shí)現(xiàn)途徑。（5）在設(shè)計(jì)和仿真兩方面支持標(biāo)準(zhǔn)硬件描述語言的EDA軟件不斷推出，系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語言的出現(xiàn)（如Systemc）使得復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證更加高效。在一些大型的系統(tǒng)設(shè)計(jì)中，設(shè)計(jì)驗(yàn)證工作非常艱巨，這些高效的EDA工具的出現(xiàn)，減輕了開發(fā)人員的工作量。除了上述的發(fā)展趨勢(shì)，現(xiàn)代EDA技術(shù)和EDA工具還呈現(xiàn)出以下一些共同的特點(diǎn)。1）采用硬件描述語言（HDL）進(jìn)行設(shè)計(jì)采用硬件描述語言（Hardware Description LaIlguage，HDL）進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA設(shè)計(jì)技術(shù)的另一個(gè)特征。與傳統(tǒng)的原理圖設(shè)計(jì)方法相比，HDL語言更適合于描述規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對(duì)所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。采用HDL語言進(jìn)行設(shè)計(jì)的突出優(yōu)點(diǎn)是：語言的標(biāo)準(zhǔn)化，便于設(shè)計(jì)的復(fù)用、交流、保存和修改；設(shè)計(jì)與工藝的無關(guān)性，寬范圍的描述能力，便于組織大規(guī)模、模塊化的設(shè)計(jì)。目前最常用的硬件描述語言是VHDL和Vefilog HDL，它們都已成為IEEE標(biāo)準(zhǔn)。2）邏輯綜合與優(yōu)化  目前的EDA工具最高只能接受行為級(jí)（BehaviorLevel）或寄存器傳輸級(jí)（Register TraIlspont Level，RTL）描述的HDL文件進(jìn)行邏輯綜合，并進(jìn)行邏輯優(yōu)化。為了能更好地支持自頂向下的設(shè)計(jì)方法，EDA工具需要在更高的層級(jí)進(jìn)行綜合和優(yōu)化，這樣可進(jìn)一步縮短設(shè)計(jì)周期，提高設(shè)計(jì)效率, 3）開放性和標(biāo)準(zhǔn)化  現(xiàn)代EDA工具普遍采用標(biāo)準(zhǔn)化和開放性的框架結(jié)構(gòu)，可以接納其他廠商的EDA工具一起進(jìn)行設(shè)計(jì)工作。這樣可實(shí)現(xiàn)各種EDA工具間的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境之下，實(shí)現(xiàn)資源共享，有效提高了設(shè)計(jì)者的工作效率，有利于大規(guī)模、有組織的設(shè)計(jì)開發(fā)工作。4）更完備的庫(kù)（Librarv）EDA工具要具有更強(qiáng)大的設(shè)計(jì)能力和更高的設(shè)計(jì)效率，必須配有豐富的庫(kù)，比如元器件圖形符號(hào)庫(kù)、元器件模型庫(kù)、工藝參數(shù)庫(kù)、標(biāo)準(zhǔn)單元庫(kù)、可復(fù)用的電路模塊庫(kù)、II）庫(kù)等。在電路設(shè)計(jì)的各個(gè)階段，EDA系統(tǒng)需要不同層次、不同種類的元器件模型庫(kù)的支持。例如，原理圖輸入時(shí)需要原理圖符號(hào)庫(kù)、宏模塊庫(kù)，邏輯仿真時(shí)需要邏輯單元的功能模型庫(kù)，模擬電路仿真時(shí)需要模擬器件的模型庫(kù)，版圖生成時(shí)需要適應(yīng)不同層次和不同工藝的底層版圖庫(kù)等。各種模型庫(kù)的規(guī)模和功能是衡量EDA工具優(yōu)劣的一個(gè)重要標(biāo)志。

編輯推薦

《數(shù)字系統(tǒng)設(shè)計(jì)與VHDL》面向VHDL語言，以可綜合的設(shè)計(jì)為重點(diǎn)，內(nèi)容包括EDA技術(shù)，F(xiàn)PGA／CPLD器件，VHDL數(shù)字設(shè)計(jì)開發(fā)技術(shù)等，以Quartus II、Synplify Pro為工具.基于Altera的DE2-70平臺(tái).大，量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例，緊密聯(lián)系教學(xué)實(shí)際，深入淺出，簡(jiǎn)約實(shí)用，可作為相關(guān)專業(yè)本科生、研究生的教學(xué)用書，亦可供電子工程師、設(shè)計(jì)開發(fā)人員閱讀參考，提供電子教學(xué)課件。

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