VHDL數(shù)字電路設(shè)計(jì)教程

內(nèi)容概要

自從VHDL在1987年成為IEEE標(biāo)準(zhǔn)之后，就因其在電路模型建立、仿真、綜合等方面的強(qiáng)大功能而被廣泛用于復(fù)雜數(shù)字邏輯電路的設(shè)計(jì)中。本書共分為三個(gè)基本組成部分，首先詳細(xì)介紹VHDL語(yǔ)言的背景知識(shí)、基本語(yǔ)法結(jié)構(gòu)和VHDL代碼的編寫方法；然后介紹VHDL電路單元庫(kù)的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計(jì)加入到現(xiàn)有的或自己新建立的單元庫(kù)中，以便于進(jìn)行代碼的分割、共享和重用；最后介紹CPLD和FPGA的發(fā)展歷史、主流廠商提供的開發(fā)環(huán)境使用方法。本書在結(jié)構(gòu)組織上有獨(dú)特之處，例如將并發(fā)描述語(yǔ)句、順序描述語(yǔ)句、數(shù)據(jù)類型與運(yùn)算操作符和屬性等獨(dú)立成章，使讀者更容易清晰準(zhǔn)確地掌握這些重要內(nèi)容。本書注重設(shè)計(jì)實(shí)踐，給出了大量完整設(shè)計(jì)實(shí)例的電路圖、相關(guān)基本概念、電路工作原理以及仿真結(jié)果，從而將VHDL語(yǔ)法學(xué)習(xí)和如何采用它進(jìn)行電路設(shè)計(jì)有機(jī)地結(jié)合在一起。

作者簡(jiǎn)介

作者：（巴西）佩德羅尼（Volnei A. Pedroni） 譯者：?jiǎn)虖]峰 王志功  佩德羅尼（Pedroni V.A.），在美國(guó)加利福尼亞理工學(xué)院獲得電子工程博士學(xué)位，現(xiàn)為巴西聯(lián)邦技術(shù)大學(xué)電子工程教授。另著有Digital Electronics Designwith VHDL（《數(shù)字電子技術(shù)與電路設(shè)計(jì)（VHDL版）》，由電子工業(yè)出版社翻譯出版）。

書籍目錄

目    錄
第一部分  電 路 設(shè) 計(jì)
第1章  引言	2
1.1  關(guān)于VHDL	2
1.2  設(shè)計(jì)流程	2
1.3  EDA工具	3
1.4  從VHDL代碼到電路的轉(zhuǎn)化	4
1.5  設(shè)計(jì)實(shí)例	6
第2章  VHDL代碼結(jié)構(gòu)	9
2.1  VHDL代碼基本單元	9
2.2  庫(kù)聲明	10
2.3  實(shí)體	11
2.4  構(gòu)造體	12
2.5  例題	13
2.6  習(xí)題	16
第3章  數(shù)據(jù)類型	19
3.1  預(yù)定義的數(shù)據(jù)類型	19
3.2  用戶定義的數(shù)據(jù)類型	22
3.3  子類型	23
3.4  數(shù)組	24
3.5  端口數(shù)組	26
3.6  記錄類型	27
3.7  有符號(hào)數(shù)和無符號(hào)數(shù)	28
3.8  數(shù)據(jù)類型轉(zhuǎn)換	29
3.9  小結(jié)	30
3.10 例題	31
3.11 習(xí)題	35
第4章  運(yùn)算操作符和屬性	37
4.1  運(yùn)算操作符	37
4.2  屬性	40
4.3  用戶自定義屬性	42
4.4  操作符擴(kuò)展	43
4.5  通用屬性語(yǔ)句	43
4.6  設(shè)計(jì)實(shí)例	44
4.7  小結(jié)	48
4.8  習(xí)題	49
第5章  并發(fā)代碼	51
5.1  并發(fā)執(zhí)行和順序執(zhí)行	51
5.2  使用運(yùn)算操作符	53
5.3  WHEN語(yǔ)句	54
5.4  GENERATE語(yǔ)句	63
5.5  塊語(yǔ)句	65
5.6  習(xí)題	68
第6章  順序代碼	72
6.1  進(jìn)程	72
6.2  信號(hào)和變量	74
6.3  IF語(yǔ)句	74
6.4  WAIT語(yǔ)句	78
6.5  CASE語(yǔ)句	80
6.6  LOOP語(yǔ)句	84
6.7  CASE語(yǔ)句和IF語(yǔ)句的比較	91
6.8  CASE語(yǔ)句和WHEN語(yǔ)句的比較	91
6.9  同步時(shí)序電路中的時(shí)鐘問題	92
6.10 使用順序代碼設(shè)計(jì)組合邏輯電路	96
6.11 習(xí)題	98
第7章  信號(hào)和變量	103
7.1  常量	103
7.2  信號(hào)	103
7.3  變量	105
7.4  信號(hào)和變量的比較	106
7.5  寄存器的數(shù)量	112
7.6  習(xí)題	121
第8章  狀態(tài)機(jī)	128
8.1  引言	128
8.2  設(shè)計(jì)風(fēng)格#1	129
8.3  設(shè)計(jì)風(fēng)格#2	136
8.4  狀態(tài)機(jī)編碼風(fēng)格：二進(jìn)制編碼和獨(dú)熱編碼	149
8.5  習(xí)題	150
第9章  典型電路設(shè)計(jì)分析	153
9.1  桶形移位寄存器	153
9.2  有符號(hào)數(shù)比較器和無符號(hào)數(shù)比較器	156
9.3  逐級(jí)進(jìn)位和超前進(jìn)位加法器	159
9.4  定點(diǎn)除法	162
9.5  自動(dòng)售貨機(jī)控制器	166
9.6  串行數(shù)據(jù)接收器	171
9.7  并/串變換器	173
9.8  一個(gè)7段顯示器的應(yīng)用例題	175
9.9  信號(hào)發(fā)生器	178
9.10 存儲(chǔ)器設(shè)計(jì)	181
9.11 習(xí)題	186
第二部分  系 統(tǒng) 設(shè) 計(jì)
第10章  包集和元件	192
10.1  概述	192
10.2  包集	193
10.3  元件	195
10.4  端口映射	201
10.5  GENERIC參數(shù)的映射	202
10.6  習(xí)題	208
第11章  函數(shù)和過程	209
11.1  函數(shù)	209
11.2  函數(shù)的存放	211
11.3  過程	219
11.4  過程的存放	221
11.5  函數(shù)與過程小結(jié)	224
11.6  斷言語(yǔ)句	224
11.7  習(xí)題	224
第12章  系統(tǒng)設(shè)計(jì)實(shí)例分析	226
12.1  串-并型乘法器	226
12.2  并行乘法器	230
12.3  乘-累加電路	235
12.4  數(shù)字濾波器	238
12.5  神經(jīng)網(wǎng)絡(luò)	243
12.6  習(xí)題	249
附錄A  可編程邏輯器件	251
附錄B  Xilinx ISE和ModelSim使用指南	259
附錄C  Altera MaxPlus II和Advanced Synthesis Software使用指南	267
附錄D  Altera Quartus II使用指南	277
VHDL保留字	285
參考文獻(xiàn)	286

章節(jié)摘錄

版權(quán)頁(yè)：   插圖：   11.5函數(shù)與過程小結(jié) 函數(shù)有零個(gè)或多個(gè)輸人參數(shù)和一個(gè)返回值。輸人參數(shù)只能是常量（默認(rèn)）或信號(hào)（不允許是變量）。 過程可以帶有多個(gè)輸入、輸出或雙向參數(shù)。這些參數(shù)可以是信號(hào)、變量或常量。對(duì)于輸入模式（IN）的參數(shù)，默認(rèn)情況下為常量，而對(duì)于輸出模式（OUT或INOUT）的參數(shù)，默認(rèn)情況下為變量。 函數(shù)調(diào)用是作為表達(dá)式的一部分出現(xiàn)的，過程的調(diào)用相對(duì)而言更簡(jiǎn)單，可以直接進(jìn)行調(diào)用。 在函數(shù)和過程的內(nèi)部，WAIT和COMPONENTs都是不可綜合的。 函數(shù)和過程的存放位置是相同的（見圖11.1）。它們經(jīng)常位于PACKAGE中或主代碼中（在ENTTY或ARCHITECTURE中）。當(dāng)位于PACKAGE中時(shí)，對(duì)應(yīng)的PACKAGE BODY必須存在，其中存放著函數(shù)或過程的功能描述代碼。 11.6斷言語(yǔ)句 ASSERT語(yǔ)句是不可綜合的，它的作用是將仿真過程中發(fā)現(xiàn)的問題通過屏幕顯示等方法指出來。根據(jù)問題的嚴(yán)重程度，仿真過程可以被命令終止。其語(yǔ)法格式如下： 嚴(yán)重程度的等級(jí)可以劃分為：注意、警告、錯(cuò)誤和失敗，其中“錯(cuò)誤”是默認(rèn)的。當(dāng)判斷條件（condition）值為假（FALSE）時(shí)，就會(huì)顯示message。 例我們要寫一個(gè)函數(shù)來進(jìn)行兩個(gè)二進(jìn)制數(shù)相加的運(yùn)算（如例11.6所示），這里要求兩個(gè)輸入?yún)?shù)必須具有相同的位寬。為了檢測(cè)這個(gè)要求是否得到滿足，可以在函數(shù)體內(nèi)加入下面的ASSERT語(yǔ)句。

編輯推薦

《國(guó)外電子與通信教材系列:VHDL數(shù)字電路設(shè)計(jì)教程》適合通信工程、電子工程及相關(guān)專業(yè)的高年級(jí)本科生作為教材使用，同時(shí)也可以作為可編程邏輯器件應(yīng)用開發(fā)的培訓(xùn)教材。

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