FPGA現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)

內(nèi)容概要

　　由于電子產(chǎn)品設(shè)計(jì)技術(shù)趨向可編程的片上系統(tǒng)，本書以基礎(chǔ)理論知識(shí)為綱，針對(duì)目前FPGA設(shè)計(jì)中的主流設(shè)計(jì)工具軟件之一——Altera公司的QuartusⅡ,介紹了FPGA設(shè)計(jì)理論與設(shè)計(jì)方法。全書共8章，包括： 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)概論、可編程邏輯器件、Verilog HDL語言、QuartusⅡ軟件、數(shù)字系統(tǒng)的高級(jí)設(shè)計(jì)與綜合、基于FPGA的DSP設(shè)計(jì)、SOPC設(shè)計(jì)、設(shè)計(jì)實(shí)例。各章都安排了針對(duì)性強(qiáng)的思考題與練習(xí)題，并附有Verilog HDL手冊(cè)、DE2開發(fā)板資料，供師生在教學(xué)中選用?！　”緯勺鳛楦叩仍盒ｋ娮?、通信、自動(dòng)化、計(jì)算機(jī)等專業(yè)本科生的教學(xué)參考書，也可以作為信息類各專業(yè)研究生和數(shù)字系統(tǒng)設(shè)計(jì)人員的參考書。

書籍目錄

第1章　現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)概論　1.1　概述　1.2　數(shù)字系統(tǒng)的層次化結(jié)構(gòu)　　1.2.1　開關(guān)電路級(jí)的基礎(chǔ)——CMOS反相器　　1.2.2　邏輯級(jí)的門電路　　1.2.3　寄存器傳輸級(jí)的有限狀態(tài)機(jī)　　1.2.4　數(shù)字系統(tǒng)的系統(tǒng)級(jí)構(gòu)成　　1.2.5　復(fù)雜系統(tǒng)的算法級(jí)設(shè)計(jì)　1.3　數(shù)字系統(tǒng)設(shè)計(jì)的描述方法　　1.3.1　原理圖設(shè)計(jì)　　1.3.2　程序設(shè)計(jì)法　　1.3.3　狀態(tài)機(jī)設(shè)計(jì)　　1.3.4　IP模塊使用　　1.3.5　基于平臺(tái)的設(shè)計(jì)方法　　1.3.6　電子系統(tǒng)級(jí)——ESL設(shè)計(jì)　1.4　IP技術(shù)　　1.4.1　IP知識(shí)產(chǎn)權(quán)模塊　　1.4.2　IP模塊的種類與應(yīng)用　　1.4.3　片上系統(tǒng)和IP核復(fù)用　1.5　SOC技術(shù)　　1.5.1　SOC基本概念　　1.5.2　SOC與SOC設(shè)計(jì)技術(shù)　　1.5.3　SOC芯片設(shè)計(jì)方法　　1.5.4　SOC平臺(tái)設(shè)計(jì)方法　　1.5.5　軟/硬件協(xié)同設(shè)計(jì)方法　1.6　利用FPGA平臺(tái)實(shí)現(xiàn)片上系統(tǒng)　　1.6.1　平臺(tái)級(jí)FPGA的特點(diǎn)　　1.6.2　在線可“重構(gòu)”技術(shù)　小結(jié)　習(xí)題第2章　可編程邏輯器件　2.1　概述　　2.1.1　可編程邏輯器件概述　　2.1.2　可編程邏輯器件分類　2.2　CPLD的結(jié)構(gòu)和工作原理　　2.2.1　簡(jiǎn)單可編程邏輯器件原理　　2.2.2　CPLD的結(jié)構(gòu)和工作原理　2.3　邏輯級(jí)FPGA的結(jié)構(gòu)和工作原理　　2.3.1　可編程邏輯單元　　2.3.2　可編程布線通道　　2.3.3　可編程邏輯I/O單元　2.4　系統(tǒng)級(jí)FPGA的結(jié)構(gòu)和工作原理　　2.4.1　片上塊RAM及接口　　2.4.2　數(shù)字時(shí)鐘管理　　2.4.3　系統(tǒng)級(jí)I/O　2.5　平臺(tái)級(jí)FPGA的結(jié)構(gòu)和工作原理　　2.5.1　乘法器　　2.5.2　DSP硬核　　2.5.3　高速串行接口　2.6　FPGA的配置　　2.6.1　FPGA配置方式　　2.6.2　FPGA配置流程　小結(jié)　習(xí)題第3章　Verilog硬件描述語言　3.1　硬件描述語言概述　　3.1.1　硬件描述語言特點(diǎn)　　3.1.2　層次化設(shè)計(jì)　3.2　Verilog HDL程序的基本結(jié)構(gòu)　　3.2.1　模塊結(jié)構(gòu)分析　　3.2.2　模塊的實(shí)例化　3.3　Verilog HDL詞法、數(shù)據(jù)類型和運(yùn)算符　　3.3.1　詞法約定　　3.3.2　數(shù)據(jù)類型　　3.3.3　運(yùn)算符　3.4　Verilog HDL行為語句　　3.4.1　賦值語句　　3.4.2　順序塊和并行塊語句　　3.4.3　結(jié)構(gòu)說明語句　　3.4.4　條件語句　　3.4.5　循環(huán)語句　　3.4.6　系統(tǒng)任務(wù)和系統(tǒng)函數(shù)　　3.4.7　編譯預(yù)處理命令　　3.4.8　Verilog HDL可綜合設(shè)計(jì)　3.5　Verilog HDL設(shè)計(jì)舉例　　3.5.1　組合電路設(shè)計(jì)　　3.5.2　時(shí)序電路設(shè)計(jì)　　3.5.3　數(shù)字系統(tǒng)設(shè)計(jì)　3.6　Testbench文件與設(shè)計(jì)　小結(jié)　習(xí)題第4章　Quartus Ⅱ開發(fā)軟件第5章　數(shù)字系統(tǒng)的高級(jí)設(shè)計(jì)與綜合第6章　FPGA DSP系統(tǒng)設(shè)計(jì)第7章　可編程片上系統(tǒng)SOPC設(shè)計(jì)第8章　綜合設(shè)計(jì)實(shí)例附錄A　Altera DE2開發(fā)板說明附錄B　Verilog HDL（IEEE 1364—2001）關(guān)鍵詞表及說明附錄C　英文縮寫詞參考文獻(xiàn)

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