數(shù)字邏輯電路設計學習指導與實驗教程

內(nèi)容概要

　　從學生課程內(nèi)容的學習和提高實驗技能的角度出發(fā)，《高等院校計算機實驗與實踐系列示范教材：數(shù)字邏輯電路設計學習指導與實驗教程》分為兩部分：第一部分是學習指導，根據(jù)鮑可進主編的《數(shù)字邏輯電路設計》教材的內(nèi)容，主要從課程的要點指導、例題精講、習題參考答案3個方面對每一章的重點內(nèi)容進行概括和總結(jié)，方便學生學習；第二部分是實驗教程，主要介紹數(shù)字邏輯電路設計課程實驗涉及的相關(guān)內(nèi)容，如eda技術(shù)的基本概念、開發(fā)方法，vhdl語言的主要語法，quartus ii開發(fā)工具，以提高學生實際動手能力和工程設計能力。精心選擇了若干個基礎(chǔ)實驗和綜合設計性實驗，實驗具有一定的層次性、綜合性、設計性、實用性和趣味性，能夠引起學生的學習興趣，激發(fā)他們內(nèi)在的學習動力?！　　稊?shù)字邏輯電路設計學習指導與實驗教程》可作為高等院校電子信息、通信工程、計算機科學與技術(shù)、軟件工程、網(wǎng)絡工程、自動化等電氣信息類專業(yè)數(shù)字邏輯電路設計課程和eda技術(shù)課程的實驗教學用書，同時也可作為高等院校相關(guān)專業(yè)的教學參考書。

書籍目錄

第一部分學習指導 第1章數(shù)字系統(tǒng)與綿碼 1.1要點指導 1.2例題精講 1.3習題參考答案 第2章門電路 2.1要點指導 2.2例題精講 2.3習題參考答案 第3章組合邏輯的分析與設計 3.1要點指導 3.2例題精講 3.3習題參考答案 第4章觸發(fā)器 4.1要點指導 4.2例題精講 4.3習題參考答案 第5章時序邏輯的分析與設計 5.1要點指導 5.2例題精講 5.3習題參考答案 第6章 集成電路的邏輯設計與可編程邏輯器件 6.1要點指導 6.2例題精講 6.3習題參考答案 第二部分實驗教程 第7章EDA概述 7.1 EDA技術(shù)及其發(fā)展 7.2 EDA技術(shù)設計流程 7.3 EDA技術(shù)的設計方法 7.4常用的EDA工具 7.5可編程邏輯器件 7.6 EDA技術(shù)的學習 第8章VHDL語言概述 8.1常用硬件描述語言簡介 8.2 VHDL語言要素 8.2.1 VHDL文字規(guī)則 8.2.2 VHDL數(shù)據(jù)對象 8.2.3 VHDL數(shù)據(jù)類型 8.2.4 VHDL運算符 8.3 VHDL程序基本結(jié)構(gòu) 8.3.1庫 8.3.2程序包 8.3.3實體 8.3.4結(jié)構(gòu)體 8.3.5配置 8.4 VHDL的基本語句 8.4.1順序語句 8.4.2并行語句 8.4.3其他語句 第9章QuartusⅡ基本使用方法 9.1 QuartusⅡ設計流程 9.2文本輸人的設計過程 9.3原理圖輸入的設計過程 第10章數(shù)字邏輯電路設計基礎(chǔ)實驗 10.1實驗方式與總體要求 10.1.1實驗方式 10.1.2實驗總體要求 10.1.3實驗儀器設備 10.2基礎(chǔ)實驗 10.2.1驗證半加器、全加器 10.2.2四位全加器的設計 10.2.3編碼器電路的設計 10.2.4譯碼器電路的設計 10.2.5七人表決器電路的設計 10.2.6四人搶答器的設計 10.2.7 BCD—七段碼顯示譯碼器的設計 10.2.8多路選擇器的設計 10.2.9寄存器的設計 10.2.10分頻器的設計 10.2.11 74LS160計數(shù)器的設計 10.2.12八位七段數(shù)碼管動態(tài)顯示電路的設計 10.2.13簡單狀態(tài)機的設計 10.2.14序列檢測器的設計 10.2.15簡易數(shù)字鐘的設計 第11章數(shù)字邏輯電路設計綜合設計性實驗 11.1 多功能數(shù)字鐘的設計 11.2出租車計費器的設計 11.3交通燈控制器的設計 11.4電梯控制器的設計 11.5數(shù)字密碼鎖的設計 附錄A實驗開發(fā)系統(tǒng)介紹（EDA EPIC12） 附錄B系統(tǒng)板上資源模塊與FPGA的管腳連接表 附錄C核心板上資源模塊與FPGA的管腳連接表

章節(jié)摘錄

版權(quán)頁：   插圖：   3.PORT端口說明 端口為設計實體和其外部環(huán)境提供動態(tài)通信的通道，是對基本設計單元與外部接口的描述，其功能相當于電路圖符號的外部引腳。端口可以被賦值，也可以當做邏輯變量用在邏輯表達式中。端口說明語句是對實體與外部電路接口的描述，也可以是對外部信號的輸入輸出端口模式及其數(shù)據(jù)類型的描述。實體端口說明的一般書寫格式如下： PORT（端口名：端口模式 數(shù)據(jù)類型； {端口名：端口模式 數(shù)據(jù)類型}）， 其中，端口名是設計者為實體外部引腳定義的名稱，一般由幾個英文字母組成；端口模式是指數(shù)據(jù)流動方式，即定義引腳是輸入還是輸出；數(shù)據(jù)類型是指端口上流動的數(shù)據(jù)的表達格式。由于VHDL是一種強類型語言，它對語句中的所有操作數(shù)的數(shù)據(jù)類型都有嚴格的規(guī)定。一個實體通常有一個或多個端口，端口類似于原理圖部件符號上的管腳。實體與外界交流的信息必須通過端口通道流入或流出。 常用的端口模式有4種：輸入（IN），允許信號進入實體；輸出（OUT），只允許信號離開實體；緩沖（BuFFER），允許信號輸出到實體外部，但同時也可以在實體內(nèi)部引用該端口的信號；雙向（INOUT），允許信號雙向傳輸（既可以進入實體，也可以離開實體），雙向模式端口允許引入內(nèi)部反饋，可代替IN、OUT、BUFFER，是一個完備的端口模式。在VHDL設計中，通常將輸入信號端口制定為輸入模式，輸出信號端口制定為輸出模式，而雙向數(shù)據(jù)通信信號采用雙向端口模式。 注意：INOUT與BUFFER的區(qū)別在于，INOUT回讀的信號是外部輸入的，而BUFFER回讀的信號是由內(nèi)部產(chǎn)生、向外輸出的反饋信號。 數(shù)據(jù)類型指的是端口信號的類型，常用數(shù)據(jù)類型有BIT、BIT_VECTOR、STD_LOGIC、STD_LOGIC_VECTOR、INTEGER和BOOLEAN。 8.3.4 結(jié)構(gòu)體 結(jié)構(gòu)體（Architecture）是VHDL程序的核心，描述了實體的行為、元器件及內(nèi)部連接關(guān)系，定義了實體的功能。一個完整的結(jié)構(gòu)體由結(jié)構(gòu)體說明和結(jié)構(gòu)體功能描述兩個部分構(gòu)成。每一個實體可以有一個或多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實體功能的不同的實現(xiàn)方案，各個結(jié)構(gòu)體的地位是同等的，它們完整地實現(xiàn)了實體的行為，但同一結(jié)構(gòu)體不能為不同的實體所擁有。結(jié)構(gòu)體不能單獨存在，它必須有一個實體。對于具有多個結(jié)構(gòu)體的實體，必須用CONFIGURATION配置語句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體，即在綜合后的可映射于硬件電路的設計實體中，一個實體只對應一個結(jié)構(gòu)體。在電路中，如果實體代表一個器件符號，則結(jié)構(gòu)體描述了這個符號的內(nèi)部行為。

編輯推薦

《高等院校計算機實驗與實踐系列示范教材:數(shù)字邏輯電路設計學習指導與實驗教程》可作為高等院校電子信息、通信工程、計算機科學與技術(shù)、軟件工程、網(wǎng)絡工程、自動化等電氣信息類專業(yè)數(shù)字邏輯電路設計課程和EDA技術(shù)課程的實驗教學用書，同時也可作為高等院校相關(guān)專業(yè)的教學參考書。

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