Verilog HDL高級(jí)數(shù)字設(shè)計(jì)

內(nèi)容概要

本書通過大量完整的實(shí)例講解了使用Verilog HDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯合成等關(guān)鍵問題，還有合成后設(shè)計(jì)確認(rèn)、定時(shí)分析及可測(cè)性設(shè)計(jì)等內(nèi)容。 本書結(jié)構(gòu)清晰，內(nèi)容組織合理，適用于計(jì)算機(jī)、電子等相關(guān)專業(yè)本科高年級(jí)學(xué)生或研究生課程，同時(shí)也適用于對(duì)學(xué)習(xí)Verilog HDL及其在現(xiàn)代集成電路設(shè)計(jì)流中的應(yīng)用感興趣的專業(yè)工程師和技術(shù)人員。

書籍目錄

1. 數(shù)字設(shè)計(jì)方法概述2. 組合邏輯設(shè)計(jì)回顧3. 時(shí)序邏輯設(shè)計(jì)基礎(chǔ)4. Verilog邏輯設(shè)計(jì)介紹5. 用組合時(shí)序邏輯行為模型進(jìn)行邏輯設(shè)計(jì)6. 組合與時(shí)序邏輯綜合7. 數(shù)據(jù)通道控制器設(shè)計(jì)與綜合8. 可編程邏輯與存儲(chǔ)器件9. 數(shù)字處理器算法與結(jié)構(gòu)10. 算術(shù)處理器結(jié)構(gòu)11. 后綜合設(shè)計(jì)確認(rèn)附錄

圖書封面

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無

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