復雜數(shù)字電路與系統(tǒng)的Verlog HDL設計技術(shù)

內(nèi)容概要

內(nèi)容提要
本書講述的是90年代才開始在美國和其他先進的工業(yè)國家逐步推廣的利用硬件描述語言
（VerilogHDL）設計復雜數(shù)字邏輯電路與系統(tǒng)的技術(shù)和方法。掌握了這種基本方法之后，就可以設
計極其復雜的硬線（hard－wired）數(shù)字邏輯電路與系統(tǒng)，如實時數(shù)字信號處理（DSP）電路系統(tǒng)等。因為
本書的內(nèi)容是獨立于開發(fā)環(huán)境的，所以書中并不介紹具體工具的使用，只介紹有關(guān)VerilogHDL建
模、仿真、綜合以及TOP－DOWN等現(xiàn)代設計思想、技術(shù)、方法和需要注意的要點。全書共分為六章，
第一章為VerilogHDL設計方法概述；第二章介紹VerilogHDL的基本語法；第三章介紹不同抽象
級別的VerilogHDL模型；第四章講述有限狀態(tài)機和可綜合風格的VerilogHDL；第五章為可綜合
的VerilogHDL設計實例（簡化的RISC－CPU設計簡介）；第六章介紹虛擬器件和虛擬接口模塊。
書中各章都有大量的例題，每章后還附有思考題，可以幫助讀者理解書中的基本概念并掌握設計從
簡單到非常復雜的各種風格模塊的技術(shù)。本書面向的對象是大學電子類和計算機工程類本科高年
級學生和研究生，以及在專用數(shù)字電路與系統(tǒng)設計領(lǐng)域工作的工程師們。閱讀本書所需的基礎知識
是數(shù)字電子技術(shù)基礎和C語言編程基礎知識。

書籍目錄

目錄
第一章 VerilogHDL設計方法概述
1.1硬件描述語言（HDL）
1.2VerilogHDL的歷史
1.2.1什么是VerilogHDL
1.2.2VeilogHDL的產(chǎn)生及發(fā)展
1.3VerilogHDL和VHDL的比較
1.4Veril0gHDL目前的應用情況和適用的設計
1.5采用VerilogHDL設計復雜數(shù)字電路的優(yōu)點
1.5.1傳統(tǒng)設計方法――電路原理圖輸入法
1.5.2Veril0gHDL輸入法與傳統(tǒng)的電路原理圖輸入法的比較
1.5.3VerilogHDL的標準化與軟核的重用
1.5.4軟核、固核和硬核的概念以及它們的重用
1.6VerilogHDL的設計流程簡介
1.6.1自頂向下（TOP－DOWN）設計的基本概念
1.6.2層次管理的基本概念
1.6.3具體模塊的設計編譯和仿真的過程
1.6.4對應具體工藝器件的優(yōu)化、映象和布局布線
1.7小 結(jié)
思考題
第二章 VerilogHDL的基本語法
2.1簡單的Veril0gHDL模塊
2.1.1簡單的VerilogHDL程序介紹
2.1.2模塊的結(jié)構(gòu)
2.1.3模塊的端口定義
2.1.4模塊內(nèi)容
2.2數(shù)據(jù)類型及其常量、變量
2.2.1常 量
2.2.2變 量
2.3運算符及表達式
2.3.1基本的算術(shù)運算符
2.3.2位運算符
2.3.3邏輯運算符
2.3.4關(guān)系運算符
2.3.5等式運算符
2.3.6移位運算符
2.3.7位拼接運算符
2.3.8縮減運算符
2.3.9優(yōu)先級別
2.3.10關(guān)鍵詞
2.4賦值語句和塊語句
2.4.1賦值語句
2.4.2塊語句
2.5條件語句
2.5.1if－else語句
2.5.2case語句
2.5.3使用條件語句不當生成鎖存器的情況
2.6循環(huán)語句
2.6.1forever語句
2.6.2repeat語句
2.6.3While語句
2.6.4for語句
2.7結(jié)構(gòu)說明語句
2.7.1initial語句
2.7.2alWays語句
2.7.3task和function說明語句
2.8系統(tǒng)函數(shù)和任務
2.8.1＄display和＄Write任務
2.8.2系統(tǒng)任務＄monitor
2.8.3時間度量系統(tǒng)函數(shù)＄time
2.84系統(tǒng)任務＄finish
2.8.5系統(tǒng)任務＄stop
2.8.6系統(tǒng)任務＄readmemb和＄readmemh
2.8.7系統(tǒng)任務＄random
2.9編譯預處理
2.9.1宏定義′define
2.9.2“文件包含”處理′include
2.9.3時間尺度′timescale
2.9.4條件編譯命令′ifdef，′else，′endif
2.10小 結(jié)
思考題
第三章 不同抽象級別的VerilogHDL模型
3.1門級結(jié)構(gòu)描述
3.1.1與非門、或門和反向器等及其說明語法
3.1.2用門級結(jié)構(gòu)描述D觸發(fā)器
3.1.3由已經(jīng)設計成的模塊構(gòu)成更高一層的模塊
3.2Veril0gHDL的行為描述建模
3.2.1僅用于產(chǎn)生仿真測試信號的VerilogHDL行為描述建模
3.2.2VerilogHDL建模在TOP－DOWN設計中的作用和行為建模的可綜合性問題
3.3用Veril0gHDL建模進行TOP－DOWN設計的實例
3.4小 結(jié)
思考題
第四章 有限狀態(tài)機和可綜合風格的VerilogHDL
4.1有限狀態(tài)機
4.1.1用Veril0gHDL語言設計可綜合的狀態(tài)機的指導原則
4.1.2典型的狀態(tài)機實例
4.1.3綜合的一般原則
4.1.4語言指導原則
4.2可綜合風格的Veril0gHDL模塊實例
4.2.1組合邏輯電路設計實例
4.2.2時序邏輯電路設計實例
4.2.3狀態(tài)機的置位與復位
4.2.4復雜時序邏輯電路設計實踐
第五章 可綜合的VerilogHDL設計實例――簡化的RISC－CPU設計簡介
5.1什么是CPU
5.2RISC－CPU的結(jié)構(gòu)
5.2.1時鐘發(fā)生器
5.2.2指令寄存器
5.2.3累加器
5.2.4算術(shù)運算器
5.2.5數(shù)據(jù)控制器
5.2.6地址多路器
5.2.7程序計數(shù)器
5.2.8狀態(tài)控制器
5.2.9外圍模塊
5.3RISC－CPU的操作和時序
5.3.1系統(tǒng)的復位和啟動操作
5.3.2總線讀操作
5.3.3寫總線操作
5.4RISC－CPU的尋址方式和指令系統(tǒng)
5.5RISC－CPU模塊的調(diào)試
5.5.1RISC－CPU模塊的前仿真
5.5.2RISC－CPU模塊的綜合
5.5.3RISC－CPU模塊的優(yōu)化和布局布線
思考題
第六章 虛擬器件和虛擬接口模型
6.1虛擬器件和虛擬接口模塊的供應商
6.2虛擬接口模塊的實例
參考文獻

圖書封面

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