EDA技術(shù)實(shí)用教程

前言

　　隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技術(shù)市場(chǎng)與人才市場(chǎng)對(duì)EDA的需求不斷提高，產(chǎn)品的市場(chǎng)效率和技術(shù)要求也必然會(huì)反映到教學(xué)和科研領(lǐng)域中來(lái)?！∫匀珖?guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽為例，直到上屆賽事中，需要使用EDA技術(shù)的賽題超過(guò)全部賽題的三分之一，其中有的賽題達(dá)到了如果沒(méi)有EDA技術(shù)，將無(wú)從下手的程度。事實(shí)上，電子設(shè)計(jì)競(jìng)賽賽題的內(nèi)容既是市場(chǎng)產(chǎn)品要求和技術(shù)進(jìn)步的一種反映，也是對(duì)高校相關(guān)教學(xué)實(shí)驗(yàn)內(nèi)容改革的要求和促進(jìn)。對(duì)美國(guó)一些高校電子與計(jì)算機(jī)實(shí)驗(yàn)室建設(shè)情況的調(diào)研結(jié)果表明，許多著名院校基于PLD的EDA技術(shù)在本科教學(xué)中有兩個(gè)明顯的特點(diǎn)：一是各專(zhuān)業(yè)中EDA教學(xué)實(shí)驗(yàn)課程的普及率極高；二是在實(shí)驗(yàn)中。EDA試驗(yàn)成為主流，大部分傳統(tǒng)的實(shí)驗(yàn)如數(shù)字電路、計(jì)算機(jī)組成、接口、通信、處理器等實(shí)驗(yàn)內(nèi)容，都融入了EDA實(shí)驗(yàn)，并更多地注重創(chuàng)新性實(shí)驗(yàn)。這顯然是科技發(fā)展和市場(chǎng)需求的結(jié)果?！　榱诉m應(yīng)EDA技術(shù)的發(fā)展和EDA技術(shù)教學(xué)實(shí)驗(yàn)的要求，更加突出實(shí)驗(yàn)中EDA技術(shù)的實(shí)用性，以及面向工程實(shí)際的特點(diǎn)和電子設(shè)計(jì)的自主創(chuàng)新性，本書(shū)第三版在實(shí)驗(yàn)類(lèi)型和內(nèi)容上都有所增加，每一實(shí)驗(yàn)的層次性更加清楚，并注重學(xué)生設(shè)計(jì)能力和自主創(chuàng)新能力的培養(yǎng)，以及與工程實(shí)際相結(jié)合的動(dòng)手能力的培養(yǎng)。另一方面，在實(shí)驗(yàn)內(nèi)容的選擇上更突出EDA技術(shù)的特點(diǎn)和優(yōu)勢(shì)，所以將原來(lái)的“實(shí)驗(yàn)”改為“實(shí)驗(yàn)與設(shè)計(jì)”。在章節(jié)的安排上也做了一定的調(diào)整。在實(shí)驗(yàn)項(xiàng)目上增加和擴(kuò)充了一些與全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽典型賽題相關(guān)的內(nèi)容，對(duì)于比較典型的設(shè)計(jì)項(xiàng)目給出了更為詳盡的說(shuō)明。

內(nèi)容概要

　　《EDA技術(shù)實(shí)用教程》根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計(jì)能力為目的，深入淺出地對(duì)EDA技術(shù)、VHDL硬件描述語(yǔ)言、FPGA開(kāi)發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者通過(guò)《EDA技術(shù)實(shí)用教程》的學(xué)習(xí)并完成推薦的實(shí)驗(yàn)，能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。全書(shū)包括四部分內(nèi)容。第一部分對(duì)EDA的基本知識(shí)、常用EDA工具的使用方法和目標(biāo)器件的結(jié)構(gòu)原理做了介紹：第二部分以向?qū)У男问胶蛯?shí)例為主的方法介紹了三種不同的設(shè)計(jì)輸入方法；第三部分對(duì)VHDL的設(shè)計(jì)優(yōu)化做了介紹：第四部分詳述了基于EDA技術(shù)的典型設(shè)計(jì)項(xiàng)目。各章都安排了習(xí)題和針對(duì)性較強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)。書(shū)中列舉的大部分VHDL設(shè)計(jì)實(shí)例和實(shí)驗(yàn)示例實(shí)現(xiàn)的EDA工具平臺(tái)是Quartus II 6.0，硬件平臺(tái)是Cyclone IIFPGA，并在EDA實(shí)驗(yàn)系統(tǒng)上通過(guò)了硬件測(cè)試?！　　禘DA技術(shù)實(shí)用教程》可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科的本科生或研究生的電子設(shè)計(jì)、EDA技術(shù)課程和VHDL硬件描述語(yǔ)言的教材及實(shí)驗(yàn)指導(dǎo)書(shū)，也可作為相關(guān)專(zhuān)業(yè)技術(shù)人員的自學(xué)參考書(shū)。

書(shū)籍目錄

第1章 概述1.1 EDA技術(shù)及其發(fā)展1.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)1.3 硬件描述語(yǔ)言VHDL1.4 VHDL綜合1.5 基于VHDL的自頂向下設(shè)計(jì)方法1.6 EDA技術(shù)的優(yōu)勢(shì)1.7 EDA的發(fā)展趨勢(shì)習(xí)題第2章 EDA設(shè)計(jì)流程及其工具2.1 設(shè)計(jì)流程2.1.1 設(shè)計(jì)輸入(原理圖／HDL文本編輯)2.1.2 綜合2.1.3 適配2.1.4 時(shí)序仿真與功能仿真2.1.5 編程下載2.1.6 硬件測(cè)試2.2 ASIC及其設(shè)計(jì)流程2.2.1 ASIC設(shè)計(jì)方法2.2.2 一般ASIC設(shè)計(jì)的流程2.3 常用EDA工具2.3.1 設(shè)計(jì)輸入編輯器2.3.2 HDI_，綜合器2.3.3 仿真器2.3.4 適配器2.3.5 下載器2.4 QuartusⅡ簡(jiǎn)介2.5 IP核簡(jiǎn)介習(xí)題第3章 FPGA／CPLD結(jié)構(gòu)與應(yīng)用3.1 概述3.1.1 可編程邏輯器件的發(fā)展歷程3.1.2 可編程邏輯器件的分類(lèi)3.2 簡(jiǎn)單PLD原理3.2.1 電路符號(hào)表示3.2.2 PROM3.2.3 PLA3.2.4 PAL3.2.5 GAL3.3 CPLD結(jié)構(gòu)與工作原理3.4 FPGA結(jié)構(gòu)與工作原理3.4.1 查找表邏輯結(jié)構(gòu)3.4.2 Cyclone／CycloneⅡ系列器件的結(jié)構(gòu)與原理3.5 硬件測(cè)試技術(shù)3.5.1 內(nèi)部邏輯測(cè)試3.5.2 JTAG邊界掃描測(cè)試3.5.3 嵌入式邏輯分析儀3.6 FPGA／CPLD產(chǎn)品概述3.6.1 Lattice公司的CPLD器件系列3.6.2 Xilinx公司的FPGA和CPLD器件系列3.6.3 Altera公司的FPGA和CPLD器件系列3.6.4 Actel公司的FPGA器件3.6.5 Altera公司的FPGA配置方式與配置器件3.7 編程與配置3.7.1 JTAG方式的在系統(tǒng)編程3.7.2 使用PC并行口配置FPGA3.7.3 FPGA專(zhuān)用配置器件3.7.4 使用單片機(jī)配置FPGA3.7.5 使用CPLD配置FPGA習(xí)題第4章 VHDL設(shè)計(jì)初步4.1 多路選擇器的VHDL描述4.1.1 2選1多路選擇器的VHDL描述4.1.2 相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明4.2 寄存器描述及其VHDL語(yǔ)言現(xiàn)象4.2.1 D觸發(fā)器的VHDL描述4.2.2 VHDL描述的語(yǔ)言現(xiàn)象說(shuō)明4.2.3 實(shí)現(xiàn)時(shí)序電路的VHDL不同表述4.2.4 異步時(shí)序電路設(shè)計(jì)4.3 1位二進(jìn)制全加器的VHDL描述4.3.1 半加器描述4.3.2 CASE語(yǔ)句4.3.3 全加器描述和例化語(yǔ)句4.4 計(jì)數(shù)器設(shè)計(jì)4.4.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)4.4.2 整數(shù)類(lèi)型4.4.3 計(jì)數(shù)器設(shè)計(jì)的其他表達(dá)方式4.5 一般加法計(jì)數(shù)器設(shè)計(jì)4.5.1 相關(guān)語(yǔ)法說(shuō)明4.5.2 程序分析4.5.3 含并行置位的移位寄存器設(shè)計(jì)習(xí)題第5章 QuartusII應(yīng)用向?qū)?.1 基本設(shè)計(jì)流程5.1.1 建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件5.1.2 創(chuàng)建工程5.1.3 編譯前設(shè)置5.1.4 全程編譯5.1.5 時(shí)序仿真5.1.6 應(yīng)用RTL電路圖觀察器5.2 引腳設(shè)置和下載5.2.1 引腳鎖定5.2.2 配置文件下載5.2.3 AS模式編程配置器件5.2.4 JTAG間接模式編程配置器件5.2.5 USBBlaster編程配置器件使用方法5.3 嵌入式邏輯分析儀使用方法5.4 原理圖輸入設(shè)計(jì)方法5.4.1 設(shè)計(jì)流程5.4.2 應(yīng)用宏模塊的原理圖設(shè)計(jì)習(xí)題實(shí)驗(yàn)與設(shè)計(jì)5.1 組合電路的設(shè)計(jì)5.2 時(shí)序電路的設(shè)計(jì)5.3 設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器5.4 用原理圖輸入法設(shè)計(jì)8位全加器5.5 用原理圖輸入法設(shè)計(jì)較復(fù)雜數(shù)字系統(tǒng)第6章 VHDL設(shè)計(jì)進(jìn)階6.1 數(shù)據(jù)對(duì)象6.1.1 常數(shù)6.1.2 變量6.1.3 信號(hào)6.1.4 進(jìn)程中的信號(hào)與變量賦值6.2 雙向和三態(tài)電路信號(hào)賦值例解6.2.1 三態(tài)門(mén)設(shè)計(jì)6.2.2 雙向端口設(shè)計(jì)6.2.3 三態(tài)總線電路設(shè)計(jì)6.3 IF語(yǔ)句概述6.4 進(jìn)程語(yǔ)句歸納6.4.1 進(jìn)程語(yǔ)句格式6.4.2 進(jìn)程結(jié)構(gòu)組成6.4.3 進(jìn)程要點(diǎn)6.5 并行語(yǔ)句例解6.6 仿真延時(shí)6.6.1 固有延時(shí)6.6.2 傳輸延時(shí)6.6.3 仿真習(xí)題實(shí)驗(yàn)與設(shè)計(jì)6.1 7段數(shù)碼顯示譯碼器設(shè)計(jì)6.2 8位數(shù)碼掃描顯示電路設(shè)計(jì)6.3 數(shù)控分頻器的設(shè)計(jì)6.4 32位并進(jìn)，并出移位寄存器設(shè)計(jì)第7章 宏功能模塊與IP應(yīng)用7.1 宏功能模塊概述7.1.1 知識(shí)產(chǎn)權(quán)核的應(yīng)用7.1.2 使用MegaWizardPlug-InManager7.1.3 在QuartusII中對(duì)宏功能模塊進(jìn)行例化7.2 宏模塊應(yīng)用實(shí)例7.2.1 工作原理7.2.2 定制初始化數(shù)據(jù)文件7.2.3 定制LPM_ROM元件7.2.4 完成頂層設(shè)計(jì)7.3 在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用7.4 編輯SignalTapII的觸發(fā)信號(hào)7.5 其他存儲(chǔ)器模塊的定制與應(yīng)用7.5.1 RAM定制7.5.2 FIFO定制7.6 流水線乘法累加器的混合輸入設(shè)計(jì)……第8章 狀態(tài)機(jī)設(shè)計(jì)第9章 VHDL結(jié)構(gòu)與要素第10章 VHDL基本語(yǔ)句第11章 優(yōu)化和時(shí)序分析第12章 系統(tǒng)仿真第13章 電子系統(tǒng)設(shè)計(jì)實(shí)踐附錄 EDA實(shí)驗(yàn)系統(tǒng)簡(jiǎn)介主要參考文獻(xiàn)

章節(jié)摘錄

　　對(duì)設(shè)計(jì)者而言有兩種情況，～是在高抽象層次進(jìn)行系統(tǒng)設(shè)計(jì)并利用綜合工具將設(shè)計(jì)轉(zhuǎn)化為低層次的表示，二是直接在低抽象層次上設(shè)計(jì)系統(tǒng)，這類(lèi)似于一個(gè)程序員用高級(jí)語(yǔ)言編程并用編譯器將程序編譯成機(jī)器代碼和直接用機(jī)器代碼進(jìn)行編程的情況。在前一種情況下，設(shè)計(jì)者可以將精力主要集中于系統(tǒng)級(jí)問(wèn)題上，而不必關(guān)心低級(jí)結(jié)構(gòu)設(shè)計(jì)的細(xì)節(jié)問(wèn)題。因此將減少設(shè)計(jì)和編程所花費(fèi)的時(shí)間和精力，并且減少錯(cuò)誤的發(fā)生?！　×硪环矫?，盡管從表面上看，VHDL，等硬件描述語(yǔ)言綜合器和軟件程序編譯器都不過(guò)是一種“翻譯器”，它們都能將高層次的設(shè)計(jì)表達(dá)轉(zhuǎn)化為低層次的表達(dá)，但它們卻具有許多本質(zhì)的區(qū)別（如圖1.2所示）?！　【幾g器將軟件程序翻譯成基于某種特定CPIJ的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CP[J的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。如果脫離了已有的硬件環(huán)境（CPU），機(jī)器代碼將失去意義。此外，編譯器作為一種軟件的運(yùn)行，除了某種單一目標(biāo)器件，即CPU的硬件結(jié)構(gòu)外，不需要任何與硬件相關(guān)的器件庫(kù)和工藝庫(kù)參與編譯。因而，編譯器的工作單純得多，編譯過(guò)程基本屬于一種一一對(duì)應(yīng)式的，機(jī)械轉(zhuǎn)換式的“翻譯”行為。　　綜合器則不同，同樣是類(lèi)似的軟件代碼（如VHDL程序），綜合器轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足原設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)不依賴于任何特定硬件環(huán)境，因此可以獨(dú)立地存在，并能輕易地被移植到任何通用硬件環(huán)境中，如ASIC、FPGA等。換言之，電路網(wǎng)表代表了特定的硬件結(jié)構(gòu)，因此具備了隨時(shí)改變硬件結(jié)構(gòu)的依據(jù)。綜合的結(jié)果具有相對(duì)獨(dú)立性。另一方面，綜合器在將硬件描述語(yǔ)言表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類(lèi)約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。這就是說(shuō)，對(duì)于相同的VHDL表述，綜合器可以用不同的電路結(jié)構(gòu)實(shí)現(xiàn)相同的功能。

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