面向CPLD/FPGA的Verilong設(shè)計(jì)

內(nèi)容概要

本書從實(shí)際設(shè)計(jì)的角度出發(fā)，翔實(shí)地介紹了面向CPLD/FPGA的Verilog設(shè)計(jì)，使讀者從可編程邏輯器件及硬件描述語言設(shè)計(jì)兩個(gè)方面來掌握實(shí)際設(shè)汁中的方法和技巧。
　　本書分為器件篇、語言篇、軟件篇和實(shí)戰(zhàn)篇來介紹相應(yīng)的知識(shí)體系。器件篇著重介紹了Ahera公司的CYCLONEⅡ系列FPGA的結(jié)構(gòu)，以及如何使用FPGA器件內(nèi)部的各種資源；語言篇詳細(xì)講解了VefilogHDL的相關(guān)內(nèi)容；軟件篇介紹了一款強(qiáng)大的仿真工具M(jìn)odetSim和Altera公司的集成開發(fā)環(huán)境QuaausⅡ6．0；實(shí)戰(zhàn)篇再現(xiàn)了一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)過程，旨在拋磚引玉，讓初學(xué)者能夠快速上手。
　　本書主要供從事CPLD/FPGA設(shè)計(jì)的工程技術(shù)人員自學(xué)或參考，也可作為高等院校電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)高年級(jí)本科生和研究生的參考用書。

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