FPGA/CPLD最新實用技術(shù)指南

內(nèi)容概要

FPGA/CPLD技術(shù)是近年來計算機與電子技術(shù)領(lǐng)域的又一場革命。本書以Xilinx與 Altera公司的FPGA/CPLD為主，詳細介紹了FPGA/CPLD從芯片到MAX+plus Ⅱ、Quartus與ISE開發(fā)環(huán)境和Verilog/VHDL語言，并以交通燈邏輯控制、電子鐘與點陣LED顯示、LCD液晶顯示及計算機ISA接口和PCI接口的設(shè)計等為例，由淺入深地詳述了如何應(yīng)用FPGA/CPLD進行電子設(shè)計。書中的大多數(shù)電路圖和源程序已經(jīng)過實例驗證，讀者可以直接應(yīng)用于自己的設(shè)計。本書的特點是強調(diào)實用性和先進性，力求通俗易懂。    本書適用于計算機、電子、控制及信息等相關(guān)專業(yè)的在校大學(xué)生，對廣大工程技術(shù)人員也具有實用價值。

作者簡介

楊恒，1972年生，陜西西安人。1999年4月獲西北工業(yè)大學(xué)電信學(xué)院博士學(xué)位。1999年4月至2001年3月分別在新加坡南洋理工大學(xué)和新加坡國家信息技術(shù)研究院（CSP）任研究員，2001年3月赴美任美國優(yōu)利技術(shù)分司技術(shù)專家，2002年7月起在香港里工大學(xué)從事高級電子信息及激光光纖技術(shù)的研究和開發(fā)（博士后研究）。2004年起創(chuàng)辦西雅圖數(shù)碼科技有限公司（www.edtyang.com），從事嵌入式技術(shù)的研究與開發(fā)。曾在美國、新加坡及香港地區(qū)長期致力于項目管理和高科技研發(fā)，主要包括FPGA與嵌入式技術(shù)、數(shù)字網(wǎng)絡(luò)控制技術(shù)、RF與無線通信技術(shù)及數(shù)據(jù)庫和網(wǎng)絡(luò)軟件工程，并親自完成多項產(chǎn)品的研發(fā)。
    李愛國，1966年生，甘肅張掖人，西安科技大學(xué)計算機科學(xué)技術(shù)系副教授，碩士生導(dǎo)師。
    2003年畢業(yè)于西安交通大學(xué)電子與信息工程學(xué)院計算機系，獲得工學(xué)博士學(xué)位。他在工業(yè)控制系統(tǒng)以及嵌入式系統(tǒng)設(shè)計、研發(fā)等領(lǐng)域積累了豐富的經(jīng)驗，參加過包括國家“八五”重點科技攻關(guān)項目等在內(nèi)的一批重大項目的研發(fā)工作，成功開發(fā)了多項工業(yè)控制產(chǎn)品。

書籍目錄

第0章  緒論  0.1  FPGA/CPLD概述  0.2  FPGA/CPLD的開發(fā)軟件  0.3  FPGA/CPLD的分類和使用  0.4  因特網(wǎng)上的FPGA及其他資源  0.5  本章小結(jié)第1章  Xilinx CPLD系列產(chǎn)品  1.1  簡介    1.1.1  XC9500系列CPLD器件    1.1.2  CoolRunner 系列CPLD器件  1.2  XC9500系列器件的結(jié)構(gòu)  1.3  CoolRunner系列CPLD器件的結(jié)構(gòu)  1.4  Xilinx CPLD器件的命名  1.5  本章小結(jié)第2章  Xilinx FPGA系列產(chǎn)品  2.1  Spartan-II E系列產(chǎn)品    2.1.1  概述    2.1.2  器件結(jié)構(gòu)	  2.2  Spartan-3系列產(chǎn)品    2.2.1  概述    2.2.2  器件結(jié)構(gòu)	  2.3  Virtex-Ⅱ系列產(chǎn)品    2.3.1  概述    2.3.2  器件結(jié)構(gòu)  2.4  Virtex-ⅡPro系列產(chǎn)品    2.4.1  概述    2.4.2  器件結(jié)構(gòu)	  2.5  Virtex-4系列產(chǎn)品    2.5.1  概述    2.5.2  Virtex-4系列的總體結(jié)構(gòu)    2.5.3  Virtex-4的三個平臺FPGA簡介    2.5.4  Virtex-4 FPGA綜述  2.6  本章小結(jié)	第3章  CPLD/FPGA的邊界掃描測試	  3.1  引言  3.2  IEEE 1149.1邊界掃描測試的結(jié)構(gòu)  3.3  JTAG BST操作控制	      3.3.1  抽樣/預(yù)加載（SAMPLE/PRELOAD）指令模式    3.3.2  外測試（EXTEST）指令模式    3.3.3  旁路（BYPASS）指令模式    3.3.4  用戶碼（USRCODE）指令模式    3.3.5  ID碼（IDCODE）指令模式  3.4  Xilinx器件的邊界掃描    3.4.1  數(shù)據(jù)存儲器（Data Register）    3.4.2  指令集（Instruction Set）    3.4.3  位順序（Bit Sequence）    3.4.4  在設(shè)計中插入邊界掃描  3.5  邊界掃描描述語言（BSDL）  3.6  Xilinx器件下載    3.6.1  MultiLINX下載電纜    3.6.2  Xchecker下載電纜    3.6.3  Parallel下載電纜	  3.7  Altera與Lattice公司CPLD下載電路  3.8  本章小結(jié)第4章  Xilinx ISE應(yīng)用基礎(chǔ)  4.1  Xilinx ISE簡介  4.2  安裝Xilinx ISE0    4.2.1  系統(tǒng)需求	    4.2.2  ISE的安裝  4.3  Xilinx ISE應(yīng)用入門  4.4  Xilinx ISE設(shè)計流程    4.4.1  設(shè)計輸入    4.4.2  功能仿真    4.4.3  綜合    4.4.4  實現(xiàn)    4.4.5  時序仿真    4.4.6  下載配置  4.5  設(shè)計實例  4.6  本章小結(jié)第5章  Xilinx ISE高級應(yīng)用  5.1  設(shè)計輸入    5.1.1  硬件描述語言（HDL）輸入方式    5.1.2  原理圖（Schematic）輸入方式  5.2  功能仿真和時序仿真    5.2.1  功能仿真    5.2.2  時序仿真（對頂層文件進行仿真）  5.3  設(shè)計實現(xiàn)    5.3.1  運行實現(xiàn)設(shè)計    5.3.2  在布局規(guī)劃器（Floorplanner）中查看設(shè)計布局  5.4  引腳鎖定與器件下載編程      5.4.1  引腳鎖定    5.4.2   CPLD器件的編程下載  5.5  應(yīng)用ISE 6.2i的矩陣LED設(shè)計實例     5.5.1  功能要求及硬件設(shè)計    5.5.2  控制邏輯設(shè)計    5.5.3  在ISE 6.2i中建立矩陣LED的工程文件并下載到CPLD運行  5.6  本章小結(jié)	第6章  MAX+plus II 10.1的使用指南  6.1  MAX+plus II 10.1的特點  6.2  MAX+plus II的組成  6.3  MAX+plus II的使用    6.3.1  圖形文件的建立    6.3.2  文本文件的建立    6.3.3  建立頂層設(shè)計文件    6.3.4  工程文件的編譯	    6.3.5  模擬仿真    6.3.6  定時分析    6.3.7  器件編程	  6.4  本章小結(jié)第7章  Quartus II使用指南  7.1  Quartus II設(shè)計入門     7.1.1  簡介      7.1.2  設(shè)計流程	    7.1.3  設(shè)計入門	    7.1.4  綜合    7.1.5  仿真    7.1.6  布線與制板    7.1.7  塊結(jié)構(gòu)設(shè)計    7.1.8  對EDA工具使用LogicLock	  7.2  延時分析與延時終止	    7.2.1  在QuartusⅡ軟件中執(zhí)行延時分析    7.2.2  使用EDA工具執(zhí)行延時分析    7.2.3  延時終止  7.3  工程設(shè)計、調(diào)試與修改管理    7.3.1  使用SignalTap邏輯分析器	    7.3.2  使用信號探針（SignalProbe）    7.3.3  使用芯片編輯器    7.3.4  工程管理簡介  7.4  系統(tǒng)設(shè)計    7.4.1  用SOPC Builder創(chuàng)建SOPC設(shè)計    7.4.2  用DSP Builder創(chuàng)建DSP設(shè)計  7.5  軟件開發(fā)  7.6  下載與配置	  7.7  本章小結(jié)	第8章  FLEX 6000系列器件簡介及應(yīng)用實例	  8.1  FLEX 6000系列器件簡介    8.1.1  特點    8.1.2  概述    8.1.3  功能描述	    8.1.4  輸出配置    8.1.5  JTAG邊界掃描  8.2  交通信號燈控制邏輯設(shè)計    8.2.1  系統(tǒng)要求分析    8.2.2  控制邏輯描述  8.3  電子鐘的設(shè)計實例    8.3.1  功能要求和結(jié)構(gòu)	    8.3.2  控制芯片的設(shè)計  8.4  字符型LCD（KS0066）接口的設(shè)計    8.4.1  原理介紹    8.4.2  字符型LCD（KS0066）接口的VHDL描述  8.5  本章小結(jié)第9章  FLEX 10K嵌入式可編程邏輯系列器件簡介及應(yīng)用實例  9.1  FLEX 10K嵌入式可編程邏輯系列器件簡介    9.1.1  特點    9.1.2  總體描述    9.1.3  功能描述	    9.1.4  相同結(jié)構(gòu)的輸出引腳    9.1.5  時鐘鎖和時鐘推進特性    9.1.6  輸出設(shè)置    9.1.7  JTAG邊界掃描    9.1.8  配置和操作  9.2  應(yīng)用FLEX 10K設(shè)計圖像點陣型LCD    9.2.1  圖像點陣型LCD原理介紹    9.2.2  基于FLEX 10K的圖像點陣型LCD控制設(shè)計  9.3  本章小結(jié)第10章  應(yīng)用FPGA設(shè)計PC機的ISA和PCI總線接口  10.1  應(yīng)用FPGA設(shè)計PC機的ISA總線接口    10.1.1  ISA總線概述    10.1.2  基于Altera FLEX6000的ISA接口設(shè)計  10.2  應(yīng)用FPGA設(shè)計PC機的PCI總線接口      10.2.1  PCI總線概述    10.2.2  PCI總線命令    10.2.3  PCI總線訪問地址解碼    10.2.4  PCI配置空間操作    10.2.5  基于Altera公司的FLEX10K系列FPGA實現(xiàn)的PCI接口設(shè)計  10.3  本章小結(jié)附錄A  Altera公司FPGA/CPLD 系列器件縱覽附錄B  VHDL編程基礎(chǔ)附錄C  Verilog HDL編程基礎(chǔ)附錄D  MAX+plus II Windows 2000 驅(qū)動配置指南附錄E  MAX+plus II Windows XP 驅(qū)動配置指南附錄F  ISE 6.1i的新增功能附錄G  FPGA/CPLD快速學(xué)習開發(fā)工具CHICAGO 6.0附錄H  FPGA/CPLD萬能型快速學(xué)習開發(fā)器CHICAGO 8.0	參考文獻

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