EDA技術(shù)與Verilog設(shè)計

前言

目前EDA技術(shù)已經(jīng)成為電子信息類學(xué)生一門重要的專業(yè)基礎(chǔ)課程，并且在教學(xué)、科研，以及大學(xué)生電子設(shè)計競賽等賽事中，起著越來越重要的作用，成為電子類本科生及研究生必須掌握的專業(yè)基礎(chǔ)知識與基本技能。隨著教學(xué)改革的深入，對EDA課程教學(xué)的要求也不斷提高，必須對教學(xué)內(nèi)容進行更新和優(yōu)化，以適應(yīng)EDA技術(shù)的發(fā)展，同時目前有越來越多的國內(nèi)高校開始選擇Verilog語言進行EDA教學(xué)，正是基于以上考慮，我們編寫了本教材。本書是作者在以前版本的基礎(chǔ)上進行了全面改寫修訂而成。首先開發(fā)工具選擇以Quartus Ⅱ、Synplify Pro／Synplify軟件為主，去掉了MAX+Plus Ⅱ軟件的內(nèi)容；增加了宏功能模塊設(shè)計的有關(guān)內(nèi)容；設(shè)計語言在Verilog-1995的基礎(chǔ)上，對Verilog-2001、Verilog-2002兩個標(biāo)準也做了系統(tǒng)介紹；對FPGA／CPLD器件做了更新；同時增加了更多典型的數(shù)字設(shè)計實例。本書的所有實例均在附錄中的實驗平臺上進行了驗證，并盡量給出程序綜合與仿真的結(jié)果，以便對照，并有助于建立語言描述和硬件電路的映射關(guān)系。讀者也可以將這些設(shè)計移植到其他軟件平臺。全書共13章。第1章對EDA技術(shù)做了綜述；第2章介紹PLD器件的發(fā)展、分類、結(jié)構(gòu)與特點，介紹了在系統(tǒng)編程（ISP）和邊界掃描測試（BST）技術(shù)；第3章介紹典型FPGA／CPLD器件的結(jié)構(gòu)和編程配置；第4章介紹Quartus Ⅱ集成開發(fā)工具和Syn-plify Pro／Synplify綜合器的使用方法；在第5～7章中，介紹了Verilog的語法、行為語句、任務(wù)函數(shù)、設(shè)計風(fēng)格等內(nèi)容；第8章介紹了基于宏模塊的設(shè)計技術(shù)；第9章列舉了常用數(shù)字電路的設(shè)計方法；第10章討論了設(shè)計優(yōu)化的問題；第11章是有關(guān)電路仿真的內(nèi)容；第12章就Verilog一2001標(biāo)準對Verilog語言的擴展和增強做了全面闡述；第13章是算法和較復(fù)雜數(shù)字邏輯系統(tǒng)的設(shè)計舉例。冷自強編寫了第8章、第12章和第4章部分內(nèi)容，王金明編寫了其余章節(jié)，并對全書進行了統(tǒng)稿。研究生潘新星、申振、朱堅、閔剛、謝貴武對部分程序進行了調(diào)試，張雄偉教授對本書進行了審閱并提出了具體意見，杭州電子科技大學(xué)潘松教授也給予了支持和幫助。

內(nèi)容概要

本書系統(tǒng)介紹EDA與FPGA設(shè)計技術(shù)，主要內(nèi)容包括EDA設(shè)計流程與典型設(shè)計工具、FPGA／CPLD器件、Verilog硬件描述語言等。本書以Quartus Ⅱ、Synplify Pro／Synplify軟件為平臺，以Verilog-1995和Verilog-2001為語言標(biāo)準，以可綜合的設(shè)計為重點，以大量經(jīng)過驗證的數(shù)字設(shè)計實例為依據(jù)，系統(tǒng)地闡述了EDA設(shè)計方法與設(shè)計技術(shù)，深入討論了設(shè)計優(yōu)化的問題。    本書的特點是：著眼于實用，緊密聯(lián)系教學(xué)實際，實例豐富。全書深入淺出，概念清晰，語言流暢。本書可作為電子、通信、信息、測控、電路與系統(tǒng)等專業(yè)高年級本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。

書籍目錄

第1章　EDA技術(shù)概述　1.1　EDA技術(shù)及其發(fā)展　1.2　Top-down設(shè)計與IP核設(shè)計　　1.2.1　Top-down設(shè)計　　1.2.2、Bottom-up設(shè)計　　1.2.3　IP復(fù)用技術(shù)與SOC　1.3　EDA設(shè)計的流程　　1.3.1輸入　　1.3.2綜合　　1.3.3適配　　1.3.4仿真　　1.3.5編程　1.4　常用的EDA軟件工具　1.5　EDA技術(shù)的發(fā)展趨勢　習(xí)題第2章　PLD器件　2.1　概述　2.2　PLD的分類　　2.2.1　按集成度分類　　2.2.2　按編程特點分類　　2.2.3　按結(jié)構(gòu)特點分類　2.3　PLD的基本原理與結(jié)構(gòu)　2.4　低密度PLD的原理與結(jié)構(gòu)　2.5　CPLD的原理與結(jié)構(gòu)　　2.5.1　宏單元結(jié)構(gòu)　　2.5.2　典型CPLD的結(jié)構(gòu)　2.6　FPGA的原理與結(jié)構(gòu)　　2.6.1　查找表結(jié)構(gòu)　　2.6.2　典型FPGA的結(jié)構(gòu)　2.7　PLD器件的編程元件　　2.7.1　熔絲型開關(guān)　　2.7.2　反熔絲型開關(guān)　　2.7.3　浮柵編程元件　　2.7.4　基于SRAM的編程元件　2.8　邊界掃描測試技術(shù)　2.9　在系統(tǒng)編程　2.10　FPGA／CPLD器件概述　　2.10.1　Lattice的FPGA／CPLD　　2.10.2　Xilinx的FPGA／CPLD　　2.10.3　Altera的FPGA／CPLD　2.11　PLD的發(fā)展趨勢　　習(xí)題第3章　典型FPGA／CPLD的結(jié)構(gòu)與配置　3.1　Stratix高端FPGA系列　　3.1.1　Stratix器件　　3.1.2　StratixIl器件　3.2　Cyclone低成本FPGA系列　　3.2.1　Cyclone器件　　3.2.2　Cyclone?、蚱骷?.3　ACEX　1K器件　3.4典型CPLD器件　　3.4.1　MAX　Ⅱ器件　　3.4.2　MAX　7000器件　3.5　FPGA／CPLD的配置　　3.5.1　CPLD器件的配置　　3.5.2　FPGA器件的配置　習(xí)題第4章　QuartusⅡ集成開發(fā)工具　4.1　Quartus?、蛟韴D設(shè)計　　4.1.1　半加器原理圖輸入　　4.1.2　半加器編譯與仿真　　4.1.3　全加器設(shè)計與仿真　4.2　QuartusⅡ文本設(shè)計　　4.2.1　創(chuàng)建工程文件　　4.2.2　編譯與仿真　4.3　QuartusⅡ的優(yōu)化設(shè)置　　4.3.1　Setting設(shè)置　　4.3.2　分析與綜合設(shè)置　　4.3.3　優(yōu)化布局布線　　4.3.4　設(shè)計可靠性檢查　4.4　QuartusⅡ的時序分析　……第5章  Verilog初步設(shè)計第6章  Verilog設(shè)計進階第7章  Verilog設(shè)計的層次與風(fēng)格第8章  宏功能模塊設(shè)計第9章  Verilog數(shù)字電路設(shè)計第10章  設(shè)計的優(yōu)化第11章  仿真第12章  Verilog語言的發(fā)展第13章  數(shù)字設(shè)計實例附錄A  有關(guān)術(shù)語與縮略語附錄B  Verilog HDL（IEEE Std 1364－1995）關(guān)鍵字附錄C  Verilog HDL（IEEE Std 1364－2001）關(guān)鍵字附錄D  Quartus Ⅱ支持的Verilog結(jié)構(gòu)附錄E  Synplify Pro／Synplify可綜合的Verilog結(jié)構(gòu)附錄F  EDA實驗系統(tǒng)簡介參考文獻

章節(jié)摘錄

插圖：1.2 Top-down設(shè)計與IP核設(shè)計數(shù)字系統(tǒng)的設(shè)計方法發(fā)生了深刻的變化。傳統(tǒng)的數(shù)字系統(tǒng)通常采用搭積木式的方式設(shè)計，即由一些固定功能的器件加上一定的外圍電路構(gòu)成模塊，由這些模塊進一步形成各種功能電路，進而構(gòu)成系統(tǒng)。構(gòu)成系統(tǒng)的“積木塊”是各種標(biāo)準芯片，如74／54系列（TTL）、4000／4500系列（CMOS）芯片等，這些芯片的功能是固定的，用戶只能根據(jù)需要從這些標(biāo)準器件中選擇，并按照推薦的電路搭成系統(tǒng)。在設(shè)計時，幾乎沒有靈活性可言，設(shè)計一個系統(tǒng)所需的芯片種類多且數(shù)量大。PLD器件和EDA技術(shù)的出現(xiàn)，改變了這種傳統(tǒng)的設(shè)計思路，使人們可以立足于PLD芯片來實現(xiàn)各種不同的功能，新的設(shè)計方法能夠由設(shè)計者自己定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計完成的工作大部分放在芯片的設(shè)計中進行。這樣不僅可以通過芯片設(shè)計實現(xiàn)各種數(shù)字邏輯功能，而且由于管腳定義的靈活性，減輕了原理圖和印制板設(shè)計的工作量和難度，增加了設(shè)計的自由度，提高了效率。同時這種設(shè)計減少了所需芯片的種類和數(shù)量，縮小了體積，降低了功耗，提高了系統(tǒng)的可靠性。在基于EDA技術(shù)的設(shè)計中，通常有兩種設(shè)計思路，一種是Top-down（自頂向下）的設(shè)計思路，另一種是Bottom-up（自底向上）的設(shè)計思路。1.2.1 Top-down設(shè)計Top-down設(shè)計方法首先從系統(tǒng)設(shè)計人手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在功能級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，然后用綜合工具將設(shè)計轉(zhuǎn)化為具體門電路網(wǎng)表，其對應(yīng)的物理實現(xiàn)可以是PLD器件或?qū)Ｓ眉呻娐罚ˋSIC）。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，另一方面也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。在Top-down的設(shè)計中，將設(shè)計分成幾個不同的層次：系統(tǒng)級、功能級、門級、開關(guān)級等，按照自上而下的順序，在不同的層次上對系統(tǒng)進行設(shè)計與仿真。

編輯推薦

《高等院校信息與電子技術(shù)規(guī)劃教材·EDA技術(shù)與Verilog設(shè)計》可作為電子、通信、信息、測控、電路與系統(tǒng)等專業(yè)高年級本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。

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