數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用

內(nèi)容概要

本書闡述數(shù)字系統(tǒng)設(shè)計方法和可編程邏輯器件PLD的應(yīng)用技術(shù)。引導(dǎo)讀者從一般數(shù)字功能電路設(shè)計轉(zhuǎn)向數(shù)字系統(tǒng)設(shè)計；從傳統(tǒng)的定制通用集成電路的應(yīng)用轉(zhuǎn)向用戶半定制的PLD的應(yīng)用；從單純的硬件設(shè)計轉(zhuǎn)向硬件高度滲透的設(shè)計方法。從而了解數(shù)不清字技術(shù)的新發(fā)展，新思路，新器件，拓寬軟硬件設(shè)計的知識面，提高設(shè)計能力。本書是編者在匯總了近幾年從中數(shù)字系統(tǒng)設(shè)計和PLD應(yīng)用技術(shù)教學(xué)及科研成果的基礎(chǔ)上編寫的，取材豐富，概念清晰，既有較高的起點(diǎn)和概括，也有很好的實(shí)用參考價值。書中軟、硬件結(jié)合恰當(dāng)，有一定的前沿性和新穎性。全書文字流暢，圖、文、表緊密結(jié)合，可讀性強(qiáng)。
    本書共8章，每章之后均有豐富的習(xí)題供讀者選做。第8章提供12個上機(jī)實(shí)驗(yàn)題，供不同層次教學(xué)需求和讀者選用。書末有附錄，簡明介紹各種HDPLD典型器件和一種典型軟件開發(fā)系統(tǒng)，供讀者和設(shè)計者參考。
    本書可作為高等學(xué)校電子信息類、電氣信息類、計算機(jī)類各專業(yè)的教科書，同時也是上述學(xué)科及其他相關(guān)學(xué)科工程技術(shù)人員很好的實(shí)用參考書。

書籍目錄

第1章  數(shù)字系統(tǒng)設(shè)計方法  1.1  緒言    1.1.1  數(shù)字系統(tǒng)的基本概念    1.1.2  數(shù)字系統(tǒng)的基本模型    1.1.3  數(shù)字系統(tǒng)的基本結(jié)構(gòu)  1.2  數(shù)字系統(tǒng)設(shè)計的一般步驟    1.2.1  引例    1.2.2  數(shù)字系統(tǒng)設(shè)計的基本步驟    1.2.3  多級系統(tǒng)及其結(jié)構(gòu)  1.3  數(shù)字系統(tǒng)設(shè)計方法論    1.3.1  自上而下的設(shè)計方法    1.3.2  自下而上的設(shè)計方法    1.3.3  自關(guān)鍵部件開始設(shè)計    1.3.4  系統(tǒng)信息流驅(qū)動設(shè)計  1.4  數(shù)字系統(tǒng)的描述方法之一——算法流程圖    1.4.1  算法流程圖的符號與規(guī)則    1.4.2  設(shè)計舉例    習(xí)題1第2章  數(shù)字系統(tǒng)的算法設(shè)計和硬件實(shí)現(xiàn)  2.1  算法設(shè)計    2.1.1  算法設(shè)計綜述    2.1.2  跟蹤法    2.1.3  歸納法    2.1.4  劃分法    2.1.5  解析法    2.1.6  綜合法  2.2  算法結(jié)構(gòu)    2.2.1  順序算法結(jié)構(gòu)    2.2.2  并行算法結(jié)構(gòu)    2.2.3  流水線操作算法結(jié)構(gòu)  2.3  系統(tǒng)硬件實(shí)現(xiàn)概述  2.4  數(shù)據(jù)處理單元的設(shè)計    2.4.1  器件選擇    2.4.2  數(shù)據(jù)處理單元設(shè)計的基本步驟    2.4.3  數(shù)據(jù)處理單元設(shè)計實(shí)例  2.5  控制單元的設(shè)計    2.5.1  系統(tǒng)控制方式    2.5.2  控制器的基本結(jié)構(gòu)和系統(tǒng)同步    2.5.3  算法狀態(tài)機(jī)圖(ASM固)    2.5.4  控制器的硬件邏輯設(shè)計方法    習(xí)題2第3章  硬件描述語言WDL  3.1  概述  3.2  VHDL基本結(jié)構(gòu)    3.2.1  實(shí)體說明    3.2.2  結(jié)構(gòu)體  3.3  數(shù)據(jù)對象、類型及運(yùn)算符    3.3.1  對象類別與定義    3.3.2  數(shù)據(jù)類型    3.3.3  常數(shù)的表示    3.3.4  運(yùn)算符  3.4  順序語句    3.4.1  變量與信號賦值語句    3.4.2  IF語句    3.4.3  CASE語句    3.4.4  LOOP語句  3.5  并行語句    3.5.1  并行信號賦值語句    3.5.2  進(jìn)程語句    3.5.3  斷言語句    3.5.4  生成語句  3.6  子程序    3.6.1  函數(shù)定義與引用    3.6.2  過程定義與引用    3.6.3  子程序重載  3.7  程序包與設(shè)計庫    3.7.1  程序包    3.7.2  設(shè)計庫  3.8  元件配置    3.8.1  體內(nèi)配置指定    3.8.2  體外配置說明    3.8.3  直接例化    3.8.4  頂層元件配置  3.9  VHDL描述實(shí)例    3.9.1  組合邏輯電路描述    3.9.2  時序邏輯電路描述    3.9.3  狀態(tài)機(jī)的描述    3.9.4  多諧振蕩器的描述    習(xí)題3第4章  可編程邏輯器件PLD原理和應(yīng)用  4.1  PLD概述  4.2  簡單PLD原理    4.2.1  PLD的基本組成    4.2.2  PLD的編程    4.2.3  陣列結(jié)構(gòu)    4.2.4  PLD中陣列的表示方法  4.3  SPLD組成和應(yīng)用    4.3.1  只讀存儲器ROM    4.3.2  可編程邏輯陣列PLA    4.3.3  可編程陣列邏輯PAL    4.3.4  通用陣列邏輯GAL    4.3.5  輸出邏輯宏單元OLMC    4.3.6  OLMC的輸出結(jié)構(gòu)    4.3.7  GAL應(yīng)用舉例  4.4  采用SPLD設(shè)計數(shù)字系統(tǒng)    4.4.1  采用SPLD實(shí)現(xiàn)系統(tǒng)的步驟    4.4.2  設(shè)計舉例    4.4.3  采用SPLD設(shè)計系統(tǒng)的討論    習(xí)題4第5章  高密度PLD及其應(yīng)用  5.1  HDPLD概述    5.1.1  HDPLD的分類    5.1.2  典型HDPLD器件系列  5.2  HDPLD組成    5.2.1  陣列擴(kuò)展型HDPLD    5.2.2  單元型CPLD    5.2.3  現(xiàn)場可編程門陣列FPGA    5.2.4  多路開關(guān)型FPGA  5.3  HDPLD編程技術(shù)    5.3.1  isp編程技術(shù)(in-system programmablity)    5.3.2  icr編程技術(shù)(in-circuit reconfiguration)    5.3.3  反熔絲(Antifuse)編程技術(shù)  5.4  HDPLD軟件開發(fā)系統(tǒng)綜述    5.4.1  軟件開發(fā)系統(tǒng)的基本工作流程    5.4.2  軟件開發(fā)系統(tǒng)的庫函數(shù)    習(xí)題5第6章  采用HDPLD設(shè)計數(shù)字系統(tǒng)實(shí)例  6.1  高速并行乘法器的設(shè)計    6.1.1  算法設(shè)計和結(jié)構(gòu)選擇    6.1.2  器件選擇    6.1.3  設(shè)計輸入    6.1.4  芯片引腳定義    6.1.5  邏輯仿真    6.1.6  目標(biāo)文件產(chǎn)生和器件下載  6.2  十字路口交通管理器的設(shè)計    6.2.1  交通管理器的功能    6.2.2  系統(tǒng)算法設(shè)計    6.2.3  設(shè)計輸入  6.3  FIFO(先進(jìn)先出堆棧)的設(shè)計    6.3.1  FIFO的功能    6.3.2  算法設(shè)計和邏輯框圖    6.3.3  數(shù)據(jù)處理單元和控制器的設(shè)計    6.3.4  設(shè)計輸入  6.4  九九乘法表系統(tǒng)的設(shè)計    6.4.1  系統(tǒng)功能和技術(shù)指標(biāo)    6.4.2  算法設(shè)計    6.4.3  數(shù)據(jù)處理單元的實(shí)現(xiàn)    6.4.4  設(shè)計輸入    6.4.5  系統(tǒng)的功能仿真  6.5  數(shù)據(jù)采集和反饋控制系統(tǒng)的設(shè)計    6.5.1  系統(tǒng)設(shè)計要求    6.5.2  設(shè)計輸入  6.6  血有限沖激響應(yīng)濾波器的設(shè)計    6.6.1  FIR結(jié)構(gòu)簡介    6.6.2  設(shè)計方案和算法結(jié)構(gòu)    6.6.3  模塊組成    6.6.4  FIR濾波器的擴(kuò)展應(yīng)用    6.6.5  設(shè)計輸入    6.6.6  設(shè)計驗(yàn)證  6.7  可編程脈沖延時系統(tǒng)的設(shè)計    6.7.1  系統(tǒng)功能和技術(shù)指標(biāo)    6.7.2  系統(tǒng)設(shè)計計算    6.7.3  設(shè)計輸入和實(shí)現(xiàn)    習(xí)題6第7章  全定制集成電路設(shè)計技術(shù)簡介  7.1  集成電路制造工藝與全定制電路設(shè)計    7.1.1  集成電路制造工藝簡介    7.1.2  全定制電路設(shè)計過程    7.1.3  深亞微米電路設(shè)計  7.2  全定制集成電路設(shè)計的皿A技術(shù)    7.2.1  設(shè)計輸入    7.2.2  設(shè)計綜合    7.2.3  設(shè)計驗(yàn)證    7.2.4  版圖編輯    7.2.5  版圖驗(yàn)證附錄附錄A HDPLD典型器件介紹    A1  器件封裝型式說明    A2  LATTICE公司典型器件(陣列擴(kuò)展型CPLD，isp編程技術(shù))    A3  ALTERA公司典型器件(單元型CPLD，F(xiàn)PGA，icr編程技術(shù))    A4  XILINX公司典型產(chǎn)品(單元型FPGA、CPLD，icr編程技術(shù)或isP編程技術(shù))    A5  Actel公司典型器件(多路開關(guān)型FPGA反熔絲編程技術(shù))附錄B  典型軟件開發(fā)系統(tǒng)MAX+PLUS  II簡介    B1  概述    B2  MAX+PLUS II的設(shè)計過程    B3  邏輯設(shè)計的輸入方法        以設(shè)計項目的編譯    B5  設(shè)計項目的模擬仿真    B6  定時分折    B7  器件編程參考文獻(xiàn)

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