Verilog HDL高級數(shù)字設計

內(nèi)容概要

本書通過大量完整的實例講解了使用VerilogHDL進行超大規(guī)模集成電路設計的結構化建模方法、關鍵步驟和設計驗證方法等實用內(nèi)容。全書共分11章，涵蓋了建模、結構平衡、功能驗證、故障模擬和邏輯綜合等關鍵問題，還有后綜合設計確認、定時分析及可測性設計等內(nèi)容。    本書結構清晰，內(nèi)容組織合理、適合于計算機機、電子等相關專業(yè)本科高年級學生或研究生課程，同時也通用于學習VerilogHDL及其在現(xiàn)代集成電路設計流中的應用感舉的專業(yè)人員。

書籍目錄

第1章 數(shù)字設計方法概論  1.1 設計方法簡介    1.1.1 設計規(guī)范    1.1.2 設計劃分    1.1.3 設計輸入    1.1.4 仿真與功能驗證    1.1.5 設計整合與驗證    1.1.6 預綜合結束    1.1.7 門級綜合與工藝映射    1.1.8 后綜合設計確認    1.1.9 后綜合定時驗證    1.1.10 測試生成與故障模擬    1.1.11 布局與布線    1.1.12 校驗物理和電氣設計規(guī)則    1.1.13 提取寄生參量    1.1.14 設計結束  1.2 IC 藝選擇  1.3 后續(xù)內(nèi)容概覽  參考文獻第2章 組合邏輯設計回顧  2.1 組合邏輯與布爾代數(shù)    2.1.1 ASIC庫單元     2.1.2 布爾代數(shù)    2.1.3 狄摩根定律  2.2 布爾代數(shù)代簡定理  2.3 組合邏輯的表示    2.3.1 積之和表示法    2.3.2 和之積表示法  2.4 布爾表達式的化簡    2.4.1 異或表達式的化簡    2.4.2 卡諾圖(積之和形式)    2.4.3 卡諾圖(積之和形式)    2.4.4 卡諾圖與任意項    2.4.5 擴展和卡諾圖  2.5 假信號和冒險    2.5.1 散態(tài)冒險的消除(積之和形式)    ……第3章 時序邏輯設計基礎第4章 Verilog邏輯設計介紹第5章 用組合與時序邏輯的行為級模型進行邏輯設計第6章 組合邏輯與時序邏輯的綜合第7章 數(shù)據(jù)通路控制器的設計和綜合第8章 可編程邏輯件和存儲器件第9章 數(shù)字處理器的結構和算法第10章 算術處理器架構第11章 后綜合設計任務附錄A Verilog原語附錄B Verilog關鍵詞附錄C Verilog數(shù)據(jù)類型附錄D Verilog運算符附錄E Backus-naur形式化語法注釋附錄F Verilog語言的形式化語法附錄G Verilog語言的其他特點附件H 觸發(fā)器和鎖存器附錄I Verilog 2001附錄J 編程語言接口附錄K 相關網(wǎng)站附錄L 網(wǎng)絡教程

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