Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)

內(nèi)容概要

　　《高等學(xué)校電子信息類專業(yè)“十二五”規(guī)劃教材·Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)：原理、實(shí)例及仿真》從實(shí)用的角度出發(fā)，通過(guò)大量的實(shí)例，詳細(xì)介紹了基于Verilog HDL硬件描述語(yǔ)言進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的過(guò)程、方法和技巧。全書分為四部分，共13章，主要內(nèi)容包括可編程器件的工作原理及數(shù)字系統(tǒng)設(shè)計(jì)流程、Verilog HDL基本語(yǔ)法知識(shí)和建模方法、常用邏輯功能單元及復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)方法，并對(duì)集成開發(fā)軟件QuartusII和仿真測(cè)試軟件Model Sim的應(yīng)用做了詳細(xì)說(shuō)明?！　　陡叩葘W(xué)校電子信息類專業(yè)“十二五”規(guī)劃教材·Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)：原理、實(shí)例及仿真》可作為計(jì)算機(jī)類、電子類、自動(dòng)化類、機(jī)電類硬件和通信工程等相關(guān)專業(yè)學(xué)生的教學(xué)參考書，也可作為數(shù)字系統(tǒng)設(shè)計(jì)工程師的參考書。

書籍目錄

第一部分  VerilogHDL基礎(chǔ)知識(shí)  第1章  概述    1.1  EDA技術(shù)簡(jiǎn)介      1.1.1  EDA技術(shù)的發(fā)展      1.1.2  EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較      1.1.3  EDA的開發(fā)過(guò)程    1.2  可編程器件      1.2.1  可編程邏輯器件概述      1.2.2  PLD的發(fā)展歷史      1.2.3  可編程邏輯器件的分類      1.2.4  CPLD的結(jié)構(gòu)與工作原理      1.2.5  FPGA的結(jié)構(gòu)與工作原理      1.2.6  CPLD和FPGA的編程與配置    1.3  Verilog  HDL簡(jiǎn)介      1.3.1  Verilog  HDL的發(fā)展歷史      1.3.2  Verilog  HDL和VHDL的比較  第2章  Verilog  HDL基礎(chǔ)    2.1  Verilog  HDL的特點(diǎn)    2.2  程序設(shè)計(jì)流程    2.3  程序的基本結(jié)構(gòu)      2.3.1  模塊的概念      2.3.2  模塊的調(diào)用      2.3.3  模塊的測(cè)試    2.4  語(yǔ)法基礎(chǔ)      2.4.1  程序基本格式      2.4.2  注釋語(yǔ)句      2.4.3  標(biāo)識(shí)符和關(guān)鍵字      2.4.4  參數(shù)聲明  第3章  數(shù)據(jù)類型和表達(dá)式    3.1  數(shù)據(jù)類型      3.1.1  常量      3.1.2  變量    3.2  操作符和表達(dá)式      3.2.1  操作符      3.2.2  操作數(shù)      3.2.3  表達(dá)式  第4章  行為級(jí)建模方法    4.1  行為級(jí)建模程序結(jié)構(gòu)    4.2  過(guò)程結(jié)構(gòu)語(yǔ)句      4.2.1  initial語(yǔ)句      4.2.2  always語(yǔ)句    4.3  語(yǔ)句塊      4.3.1  順序語(yǔ)句塊      4.3.2  并行語(yǔ)句塊      4.3.3  順序語(yǔ)句塊和并行語(yǔ)句塊的混合使用    4.4  時(shí)序控制      4.4.1  延時(shí)控制      4.4.2  電平敏感事件觸發(fā)      4.4.3  邊沿敏感事件觸發(fā)    4.5  賦值語(yǔ)句      4.5.1  連續(xù)賦值語(yǔ)句      4.5.2  阻塞賦值語(yǔ)句      4.5.3  非阻塞賦值語(yǔ)句    4.6  分支語(yǔ)句      4.6.1  if-else語(yǔ)句      4.6.2  case語(yǔ)句    4.7  循環(huán)語(yǔ)句      4.7.1  forever循環(huán)語(yǔ)句      4.7.2  repeat循環(huán)語(yǔ)句      4.7.3  while循環(huán)語(yǔ)句      4.7.4  for循環(huán)語(yǔ)句  第5章  結(jié)構(gòu)級(jí)建模方法    5.1  Verilog  HDL內(nèi)置基元      5.1.1  基本門      5.1.2  上拉、下拉電阻      5.1.3  MOS開關(guān)      5.1.4  雙向開關(guān)      5.1.5  門級(jí)建模舉例    5.2  用戶定義原語(yǔ)（UDP）      5.2.1  UDP的定義      5.2.2  組合電路UDP      5.2.3  時(shí)序電路UDP    5.3  模塊的調(diào)用      5.3.1  端口的關(guān)聯(lián)方式      5.3.2  端口懸空的處理      5.3.3  端口寬度匹配問(wèn)題      5.3.4  被調(diào)用模塊參數(shù)值的更改      5.3.5  結(jié)構(gòu)建模實(shí)例    5.4  行為描述和結(jié)構(gòu)描述的混合使用  第6章  任務(wù)、函數(shù)及其他    6.1  任務(wù)      6.1.1  任務(wù)的定義      6.1.2  任務(wù)的調(diào)用    6.2  函數(shù)      6.2.1  函數(shù)的定義      6.2.2  函數(shù)的調(diào)用    6.3  預(yù)處理指令    6.4  系統(tǒng)任務(wù)和函數(shù)      6.4.1  顯示任務(wù)      6.4.2  文件輸入/輸出任務(wù)      6.4.3  時(shí)間標(biāo)度任務(wù)      6.4.4  仿真控制任務(wù)      6.4.5  時(shí)序驗(yàn)證任務(wù)      6.4.6  仿真時(shí)間函數(shù)      6.4.7  實(shí)數(shù)變換函數(shù)      6.4.8  隨機(jī)函數(shù)第二部分  基礎(chǔ)單元電路設(shè)計(jì)實(shí)例  第7章  門電路設(shè)計(jì)與實(shí)現(xiàn)    7.1  基本門電路    7.2  組合門電路    7.3  三態(tài)門電路    7.4  雙向總線緩沖器  第8章  常用組合邏輯電路設(shè)計(jì)    8.1  編碼器    8.2  譯碼器      8.2.1  二進(jìn)制譯碼器      8.2.2  十進(jìn)制譯碼器      8.2.3  七段譯碼器    8.3  數(shù)據(jù)選擇器和數(shù)據(jù)分配器      8.3.1  數(shù)據(jù)選擇器      8.3.2  數(shù)據(jù)分配器    8.4  數(shù)據(jù)比較器    8.5  奇偶產(chǎn)生/校驗(yàn)器  第9章  常用時(shí)序邏輯電路設(shè)計(jì)    9.1  觸發(fā)器      9.1.1  R-S觸發(fā)器      9.1.2  D觸發(fā)器      9.1.3  JK觸發(fā)器      9.1.4  T觸發(fā)器    9.2  計(jì)數(shù)器      9.2.1  常用的二進(jìn)制計(jì)數(shù)器      9.2.2  加減控制計(jì)數(shù)器      9.2.3  特殊功能計(jì)數(shù)器    9.3  寄存器      9.3.1  基本寄存器      9.3.2  移位寄存器    9.4  分頻器      9.4.1  偶數(shù)分頻器      9.4.2  奇數(shù)分頻器      9.4.3  任意整數(shù)分頻器      ……第三部分  數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例第四部分  QuartusII和Verilog仿真參考文獻(xiàn)

編輯推薦

康磊和張燕燕主編的《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)》介紹了可編程邏輯器件的工作原理和開發(fā)流程，詳細(xì)說(shuō)明了Verilog HDL的基本語(yǔ)法和建模方式，并通過(guò)大量的常用邏輯單元和綜合系統(tǒng)設(shè)計(jì)實(shí)例及其仿真結(jié)果的分析，使讀者能夠熟練掌握采用Verilog HDL實(shí)現(xiàn)數(shù)字系統(tǒng)的方法。為了方便讀者學(xué)習(xí)，還較為詳細(xì)地介紹了集成開發(fā)軟件Quartus Ⅱ和仿真測(cè)試軟件ModelSim的功能和應(yīng)用。

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