零基礎(chǔ)學(xué)FPGA

內(nèi)容概要

　　《零基礎(chǔ)學(xué)FPGA：基于Altera FPGA器件&Verilog HDL語言》以Altera公司的FPGA為樣本，系統(tǒng)地介紹了FPGA的基本知識和相關(guān)軟件的使用方法，重點講述了VerilogHDL語言的編程特性、QuartusⅡ軟件的使用技巧和Altera公司的高級軟件工具，并給出了SDRAM綜合設(shè)計實例。主要內(nèi)容包括：FPGA的開發(fā)流程和開發(fā)工具，AlteraFPGA的硬件結(jié)構(gòu)，VerilogHDL的基本知識，設(shè)計綜合、優(yōu)化和驗證，基于AlteraFPGA的開發(fā)流程，基于QuartusII的時序約束與分析，基于ModelSim的仿真，VerilogHDL設(shè)計進(jìn)階，基于QuartusⅡ的設(shè)計優(yōu)化，QuartusII的常用輔助設(shè)計工具，Altera其他高級工具和SRAM控制器設(shè)計等?！　∪珪攸c突出，層次分明，注重知識的系統(tǒng)性、針對性和先進(jìn)性；注重理論與實踐聯(lián)系，培養(yǎng)工程應(yīng)用能力。另外，《零基礎(chǔ)學(xué)FPGA：基于Altera FPGA器件&Verilog HDL語言》配套光盤給出了書中的實例文件、開發(fā)過程的操作錄像文件、常用元器件及芯片等豐富的拓展資源，極大地方便了讀者自學(xué)，動手實踐?！　　读慊A(chǔ)學(xué)FPGA：基于Altera FPGA器件&Verilog HDL語言》既可作為高等院校電子科學(xué)與技術(shù)、微電子學(xué)、集成電路設(shè)計與集成系統(tǒng)、電氣工程及其自動化、自動化等專業(yè)的教材，也可作為相關(guān)領(lǐng)域工程技術(shù)人員、IC設(shè)計及嵌入式系統(tǒng)開發(fā)人員的參考書。

書籍目錄

前言第1章 FPGA的開發(fā)流程和開發(fā)工具1.1 FPGA概述1.1.1 FPGA的發(fā)展1.1.2 FPGA的生產(chǎn)廠家及其產(chǎn)品1.2 FPGA的開發(fā)流程1.2.1 FPGA的設(shè)計方法1.2.2 典型FPGA的開發(fā)流程1.2.3 基于FPGA的SOC設(shè)計方法1.2.4 基于IP核的設(shè)計方法1.3 FPGA的常用開發(fā)工具1.3.1 代碼輸入工具1.3.2 綜合工具1.3.3 仿真工具1.3.4 實現(xiàn)與優(yōu)化工具1.3.5 EDA工具1.4 實踐拓展1.5 思考與練習(xí)第2章 AIteraFPGA的硬件結(jié)構(gòu)2.1 主流高端FPGA——Stratix和stratixⅡ2.1.1 Stratix器件2.1.2 StratixⅡ器件2.2 StratixIVFPGA器件2.2.1 StratixⅣFPGA的核心架構(gòu)2.2.2 StratixⅣFPGATriMatrix存儲器2.3 主流低端FPGA——cyclone和CvcloneⅡ2.3.1 Cyclone器件2.3.2 CycloneⅡ器件2.4 CycloneⅣ器件2.5 實例：FPGA最小系統(tǒng)設(shè)計2.6 實踐拓展2.7 思考與練習(xí)第3章 Verlog HDL的基本知識3.1 Verilog HDL簡介3.2 Verilog HDL的開發(fā)流程3.3 Verilog HDL的基本概念3.3.1 程序格式3.3.2 注釋、間隔符和標(biāo)識符3.3.3 數(shù)值和字符串3.3.4 數(shù)據(jù)類型3.3.5 編譯指令3.3.6 系統(tǒng)任務(wù)和函數(shù)結(jié)構(gòu)3.3.7 運算符和表達(dá)式3.4 行為級描述3.4.1 過程結(jié)構(gòu)3.4.2 語句塊3.4.3 時序控制3.4.4 賦值語句3.4.5 分支語句3.4.6 循環(huán)控制語句3.4.7 任務(wù)與函數(shù)3.5 結(jié)構(gòu)級描述3.5.1 模塊級建模3.5.2 門級建模3.6 實例：交通燈控制器設(shè)計3.7 實踐拓展3.8 思考與練習(xí)第4章 設(shè)計綜合.優(yōu)化和驗證4.1 VerilogHDL語言綜合4.1.1 綜合的基本概念4.1.2 可綜合的VerilogHDL結(jié)構(gòu)4.1.3 可綜合的VeIilogHDL操作符4.1.4 通常忽略的VerilogHDL結(jié)構(gòu)4.1.5 不可綜合的verilogHDL結(jié)構(gòu)4.2 VemogHDL語言設(shè)計優(yōu)化4.2.1 公因子和公共子表達(dá)式4.2.2 循環(huán)語句優(yōu)化4.2.3 觸發(fā)器和鎖存器的優(yōu)化4.2.4 算術(shù)表達(dá)式優(yōu)化4.2.5 運算符優(yōu)化4.2.6 其他優(yōu)化方式4.3 實例：階乘模型4.4 功能驗證4.4.1 驗證方法學(xué)4.4.2 搭建一個簡單TestBench4.5 實例：移位寄存器的測試程序4.6 實踐拓展4.7 思考與練習(xí)第5章基于AlteraFPGA的開發(fā)流程5.1 QuaItusⅡ軟件功能與特點5.2 QuanusⅡ軟件安裝與授權(quán)5.2.1 QuaJtusⅡ軟件的安裝過程5.2.2 QuanusⅡ軟件的授權(quán)文件5.2.3 在QualtusⅡ軟件中指定授權(quán)文件5.3 QuartusⅡ軟件的用戶界面5.4 QuanusⅡ軟件開發(fā)流程5.4.1 圖形用戶界面設(shè)計流程5.4.2 EDA工具設(shè)計流程5.4.3 命令行設(shè)計流程5.5 設(shè)計輸入5.5.1 建立工程5.5.2 建立設(shè)計文件5.5.3 指定初始設(shè)計的約束條件5.6 設(shè)計綜合5.6.1 使用QuanusⅡ的集成綜合5.6.2 使用其他EDA綜合工具5..布局布線5.7.1 設(shè)置布局布線參數(shù)5.7.2 物理綜合優(yōu)化參數(shù)設(shè)置5.7.3 分析適配結(jié)果5.7.4 優(yōu)化適配5.8 仿真驗證5.8.1 使用EDA工具進(jìn)行仿真設(shè)計5.8.2 使用QuanusⅡ仿真器進(jìn)行仿真設(shè)計5.9 編程與配置5.10 實例：3線-8線譯碼器電路設(shè)計5.11IP核5.11.IP核的基本概念與分類5.11.2 Ahera公司的IP核及其使用流程5.11.3 Open Core的安裝5.12 實踐拓展5.13 思考與練習(xí)第6章 基于QuartusIl的時序約束與分析6.1 時序約束與時序分析的基本概念6.1.1 周期和最高頻率6.1.2 時鐘建立時間和保持時間6.1.3 時鐘到輸出延時和引腳到引腳延時6.1.4 時鐘偏斜6.2 時序約束的設(shè)置6.2.1 設(shè)置全局時序約束6.2.2 設(shè)置個別時序約束6.3 靜態(tài)時序分析報告6.4 實例：定位到Floorplan6.5 實例：定位到工藝映射查看器6.6 其他場景時序分析方法6.6.1 多時鐘域場景時序分析6.6.2 多周期約束6.6.3 異步時鐘域時序分析6.7 最小化時序分析6.8 實踐拓展6.9 思考與練習(xí)第7章 基于ModelSim的仿真7.1 ModelSim簡介7.2 ModelSim仿真軟件的安裝7.3 ModelSim圖形用戶界面7.4 ModelSim的基本仿真方法7.5 實例：分頻電路的圖形界面仿真7.6 實例：分頻電路的命令行方式仿真7.7 實例：分頻電路的TestBench仿真7.8 ModelSim仿真工具高級操作7.8.1 force命令7.8.2 DO文件7.8.3 modelsim.ini文件7.8.4 SDF文件7.9 在ModelSimSE中創(chuàng)建Altera的仿真庫7.10實踐拓展7.11思考與練習(xí)第8章設(shè)計技巧及風(fēng)格8.1 VerilogHDL設(shè)計進(jìn)階8.1.1 狀態(tài)機(jī)設(shè)計8.1.2 速度與面積原則8.1.3 流水線設(shè)計8.1.4 異步時鐘域設(shè)計8.1.5 乒乓操作8.2 實例：串并轉(zhuǎn)換8.3 層次化的設(shè)計8.4 FIFO設(shè)計8.5 實例：同步FIFO設(shè)計8.6 實例：異步FIFO設(shè)計8.7 時鐘設(shè)計8.7.1 數(shù)字鎖相環(huán)介紹8.7.2 全局時鐘網(wǎng)絡(luò)應(yīng)用設(shè)計8.8 復(fù)位設(shè)計8.8.1 同步復(fù)位8.8.2 異步復(fù)位8.9 編碼風(fēng)格8.9.1 coding8tyle的意義8.9.2 可重用設(shè)計8.9.3 組合邏輯設(shè)計8.9.4 同步邏輯設(shè)計8.9.5 信號敏感列表8.9.6 狀態(tài)機(jī)設(shè)計的一般原則8.9.7 三態(tài)信號的設(shè)計8.10實踐拓展8.1l思考與練習(xí)第9章基于QUanuslI的設(shè)計優(yōu)化9.1 設(shè)計分析9.1.1 時鐘資源分析9.1.2 I／O接口分析9.1.3 最差路徑分析9.2 設(shè)計優(yōu)化基礎(chǔ)9.2.1 設(shè)計優(yōu)化基本流程9.2.2 首次編譯的約束設(shè)置9.2.3 查看編譯報告9.3 資源優(yōu)化9.4 時鐘頻率優(yōu)化_9.4.1 設(shè)計優(yōu)化9.4.2 布局布線工具設(shè)置9.4.3 網(wǎng)表優(yōu)化和物理綜合9.4.4 使用LDgicLock優(yōu)化9.5 增量編譯9.6 實例計數(shù)器設(shè)計9.7 實踐拓展9.8 思考與練習(xí)第10章 QuartusII的常用輔助設(shè)計工具10.1 引腳驗證10.1.1 驗證流程10.1.2 驗證結(jié)果分析10.2 代碼輔助工具10.2.1 RTI_.用戶界面10.2.2 原理圖選擇10.2.3 原理圖關(guān)聯(lián)10.2.4 使用RTLviewer輔助定位問題10.3 SimalProbe及signalTapⅡ邏輯分析器10.3.1 signalProbe10.3.2 simalTapⅡ邏輯分析器10.4 chipEditor底層編輯器10.4.1 ChipEditor功能10.4.2 ChipEditor視圖10.4.3 ChipEditor編輯使用方法10.4.4 ChipEditor應(yīng)用10.5 實例：狀態(tài)機(jī)設(shè)計10.6 實踐拓展10.7 思考與練習(xí)第11章 AItea器件的其他特性11.1 時鐘管理11.1.1 ALtera器件的時鐘資源11.1.2 基于Altera器件的時鐘分配及管理11.2 片內(nèi)存儲資源11.2.1 Altera器件的主要存儲資源11.2.2 Altera主要存儲資源的使用11.2.3 Altera器件存儲資源的優(yōu)化……第12章 Altera其他高級工具第13章 SDRAM控制器設(shè)計參考文獻(xiàn)

編輯推薦

　　為了方便讀者學(xué)習(xí)，本書在介紹：FPGA的發(fā)展歷史及其特點、開發(fā)流程和開發(fā)工具等基礎(chǔ)上，針對Ahera FPGA器件和Verilog HDL進(jìn)行講解，在后續(xù)章節(jié)中結(jié)合具體的實例，逐步介紹了Quartus Ⅱ和ModelSim等常用EDA（電子設(shè)計自動化）工具的使用、FPGA設(shè)計的基本原則、技巧、IP核，并通過實例對FPGA在接口設(shè)計領(lǐng)域的典型應(yīng)用進(jìn)行闡述。 本書內(nèi)容在保證實用的前提下，詳細(xì)介紹了FPGA開發(fā)各個方面的知識。同時，針對有一定開發(fā)基礎(chǔ)的讀者，以Ahera相關(guān)軟件為例，講解了一些Altera軟件在時序分析及約束方面的知識。針對高級用戶，講解了Ahera器件的一些高級特性及一些專用IP核的使用，并針對Altera軟件中的高級工具作了一定的講述。最后，介紹了目前主流的FPGA開發(fā)輔助工具，具有較強(qiáng)的實用性。讀者可以根據(jù)書中的具體步驟實現(xiàn)所給實例，將理論與實踐相結(jié)合，更利于學(xué)習(xí)。

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