CPLD應(yīng)用技術(shù)實(shí)用教程

內(nèi)容概要

　　本書是面向職業(yè)學(xué)校電子與信息技術(shù)專業(yè)的學(xué)生所編寫的教材，針對(duì)要求學(xué)生動(dòng)手能力強(qiáng)的特點(diǎn)，以“做中學(xué)，學(xué)中做”為宗旨，以理實(shí)一體化為編寫模式，介紹了應(yīng)用MAX+plusⅡ10?2軟件對(duì)CPLD器件進(jìn)行數(shù)字基本電路和數(shù)字系統(tǒng)電路軟件、硬件仿真設(shè)計(jì)的方法和技巧。
　　本書采用實(shí)訓(xùn)項(xiàng)目的形式，將教學(xué)內(nèi)容進(jìn)行分解，以任務(wù)來引領(lǐng)知識(shí)學(xué)習(xí)和技能操作。全書共分10個(gè)項(xiàng)目，項(xiàng)目中的實(shí)例程序全部經(jīng)過軟件仿真和硬件測(cè)試。每個(gè)項(xiàng)目又分為若干個(gè)任務(wù)，并將這些任務(wù)按照從易到難、從簡(jiǎn)單到復(fù)雜、從單元電路到復(fù)雜系統(tǒng)電路的原則進(jìn)行編排。每個(gè)任務(wù)從提出任務(wù)目標(biāo)和要求開始，設(shè)定每一步實(shí)操內(nèi)容，同時(shí)結(jié)合所用到的數(shù)字電路的知識(shí)點(diǎn)，輔以必要的理論分析和指導(dǎo)實(shí)踐，并明確操作步驟，使學(xué)生在實(shí)踐操作過程中掌握CPLD的編程技術(shù)。
　　本書可作為中等職業(yè)學(xué)校、高職高專院校的專業(yè)教材，也可供相關(guān)專業(yè)從業(yè)人員參考。

書籍目錄

前言
項(xiàng)目一可編程邏輯器件與MAX+plusⅡ使用指南
任務(wù)一可編程邏輯器件簡(jiǎn)介及MAX+plusⅡ的安裝
任務(wù)二傳統(tǒng)設(shè)計(jì)方法和EDA設(shè)計(jì)方法
項(xiàng)目二四位簡(jiǎn)易數(shù)字密碼鎖的原理圖輸入法設(shè)計(jì)
任務(wù)一原理圖輸入法設(shè)計(jì)電路的基本方法和流程
任務(wù)二原理圖輸入法設(shè)計(jì)與非/或非基本門電路
任務(wù)三原理圖輸入法設(shè)計(jì)異或/同或基本門電路
任務(wù)四四位簡(jiǎn)易數(shù)字密碼鎖原理圖輸入法設(shè)計(jì)
項(xiàng)目三花樣LED的原理圖輸入法設(shè)計(jì)
任務(wù)一原理圖輸入法設(shè)計(jì)數(shù)據(jù)選擇器
任務(wù)二原理圖輸入法設(shè)計(jì)三人表決器
任務(wù)三原理圖輸入法設(shè)計(jì)LED的閃爍
任務(wù)四原理圖輸入法設(shè)計(jì)LED的左右移動(dòng)
任務(wù)五LED左右移動(dòng)電路的原理圖輸入法設(shè)計(jì)
項(xiàng)目四籃球比賽定時(shí)器的原理圖輸入法設(shè)計(jì)
任務(wù)一原理圖輸入法設(shè)計(jì)一個(gè)數(shù)碼管的顯示
任務(wù)二原理圖輸入法設(shè)計(jì)兩個(gè)數(shù)碼管的顯示
任務(wù)三籃球比賽定時(shí)器原理圖輸入法設(shè)計(jì)
項(xiàng)目五八路搶答器的原理圖輸入法綜合設(shè)計(jì)
任務(wù)一編碼器和譯碼器電路的設(shè)計(jì)與仿真
任務(wù)二八路搶答器原理圖輸入法設(shè)計(jì)
項(xiàng)目六數(shù)字時(shí)鐘的原理圖輸入法綜合設(shè)計(jì)
任務(wù)一數(shù)碼管靜態(tài)顯示的數(shù)字時(shí)鐘原理圖法設(shè)計(jì)
任務(wù)二數(shù)碼管動(dòng)態(tài)顯示的數(shù)字時(shí)鐘原理圖法設(shè)計(jì)
項(xiàng)目七LED亮與滅的VHDL程序設(shè)計(jì)
任務(wù)一用非門控制LED的亮與滅
任務(wù)二用與門控制LED的亮與滅
項(xiàng)目八組合邏輯電路的VHDL程序設(shè)計(jì)
任務(wù)一數(shù)據(jù)選擇器的VHDL程序設(shè)計(jì)
任務(wù)二1對(duì)2數(shù)據(jù)分配器的VHDL程序設(shè)計(jì)
任務(wù)三半加器、全加器的VHDL程序設(shè)計(jì)
任務(wù)四三態(tài)門和總線緩沖器的VHDL程序設(shè)計(jì)
任務(wù)五多位數(shù)據(jù)比較器的VHDL程序設(shè)計(jì)
任務(wù)六編碼器的VHDL程序設(shè)計(jì)
任務(wù)七譯碼器的VHDL程序設(shè)計(jì)
任務(wù)八數(shù)碼顯示譯碼器的VHDL程序設(shè)計(jì)
項(xiàng)目九時(shí)序邏輯電路的VHDL程序設(shè)計(jì)
任務(wù)一基本觸發(fā)器的VHDL程序設(shè)計(jì)
任務(wù)二復(fù)位/置位觸發(fā)器的VHDL程序設(shè)計(jì)
任務(wù)三移位寄存器的VHDL程序設(shè)計(jì)
任務(wù)四循環(huán)移位寄存器的VHDL程序設(shè)計(jì)
任務(wù)五二進(jìn)制計(jì)數(shù)器的VHDL程序設(shè)計(jì)
任務(wù)六BCD碼十進(jìn)制計(jì)數(shù)器的VHDL程序設(shè)計(jì)
任務(wù)七可逆計(jì)數(shù)器的VHDL程序設(shè)計(jì)
項(xiàng)目十?dāng)?shù)字系統(tǒng)的VHDL綜合設(shè)計(jì)
任務(wù)一十字交通燈的VHDL綜合設(shè)計(jì)
任務(wù)二簡(jiǎn)易數(shù)字鐘的VHDL綜合設(shè)計(jì)
任務(wù)三數(shù)字頻率計(jì)的VHDL綜合設(shè)計(jì)
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：   插圖：   VHDL是一種用于電路設(shè)計(jì)的高級(jí)語言。它在20世紀(jì)80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)供美軍用來提高設(shè)計(jì)可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是在1987年成為ANSI/IEEE的標(biāo)準(zhǔn)(IEEE STD 1076—1987)。1993年更進(jìn)一步修訂完善，成為ANSI/IEEE的ANSI/IEEE STD1076—1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。 VHDL的英文全稱是VHSIC(Very High Speed Integrated Circuit)Hardware DescriptionLanguage，翻譯成中文就是超高速集成電路硬件描述語言，因此它主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國多用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。 VHDL文本輸入法與原理圖法進(jìn)行CPLD/FPGA設(shè)計(jì)相比較，原理圖法的設(shè)計(jì)方式比較直觀，根據(jù)設(shè)計(jì)要求，直接從庫中調(diào)出相應(yīng)模塊來用就行了，比較符合人們的習(xí)慣，但是需要設(shè)計(jì)人員在以下兩方面有較高的素質(zhì)： (1)對(duì)電路的知識(shí)要比較豐富。 (2)對(duì)CPLD/FPGA的結(jié)構(gòu)比較熟悉。 有了這兩個(gè)條件才能在設(shè)計(jì)的過程中選用適當(dāng)?shù)钠骷瑥亩岣咴O(shè)計(jì)的可靠性、提高器件的利用率及縮短設(shè)計(jì)的周期。但是有一個(gè)重大的問題：如果產(chǎn)品有所改動(dòng)，需要采用另外的CPLD/FPGA時(shí)，將需要重新設(shè)計(jì)和輸入原理圖(改用不同的元器件在今天這種競(jìng)爭(zhēng)環(huán)境下是會(huì)經(jīng)常發(fā)生的。企業(yè)為了提高產(chǎn)品的性能或者是降低產(chǎn)品的造價(jià)，或者為了提高保密性等，都會(huì)考慮選用不同的元器件。對(duì)企業(yè)而言只是做出一個(gè)決定，對(duì)設(shè)計(jì)人員而言卻意味著要付出更多的心血)。 但是當(dāng)采用VHDL等高級(jí)語言來設(shè)計(jì)時(shí)，這些問題就會(huì)得到較好的解決。由于在使用VHDL等高級(jí)語言時(shí)，有專用的工具來實(shí)現(xiàn)將語言描述的電路功能轉(zhuǎn)換為實(shí)際的電路，所以就不要求對(duì)底層的電路很熟悉，也不要求對(duì)CPLD/FPGA的結(jié)構(gòu)很熟悉(因?yàn)橛袑Ｓ玫墓ぞ哚槍?duì)VHDL的描述采用相應(yīng)的元器件)。當(dāng)要更換元器件時(shí)，只需要將原來設(shè)計(jì)好的VDHL文件在新的元器件的設(shè)計(jì)工具中再次實(shí)現(xiàn)就行了。 利用VHDL進(jìn)行分塊單元電路設(shè)計(jì)和整個(gè)系統(tǒng)設(shè)計(jì)，并結(jié)合一些先進(jìn)的EDA工具軟件(如MAX+plusⅡ)，通過計(jì)算機(jī)下載到硬件芯片上實(shí)現(xiàn)電路功能，可以極大地縮短產(chǎn)品的設(shè)計(jì)周期，加快產(chǎn)品進(jìn)入市場(chǎng)的步伐，在當(dāng)今高速發(fā)展的信息時(shí)代，可以更好地把握商機(jī)。 VHDL的執(zhí)行方式與其他語言不同(如單片機(jī)、PLC的程序運(yùn)行方式都是順序執(zhí)行方式)，VHDL程序不是按順序一條一條的順序執(zhí)行每一條語句，而是通過既有并行執(zhí)行的語句又有按順序執(zhí)行的語句，來描述在同一時(shí)刻中可能發(fā)生的事件，如圖7—1—1所示。這就要求數(shù)字電路設(shè)計(jì)人員擺脫一維的編程思維模式，以多維并發(fā)的思路來完成VHDL的程序設(shè)計(jì)。

編輯推薦

《職業(yè)教育課程改革規(guī)劃教材:CPLD應(yīng)用技術(shù)實(shí)用教程》是面向職業(yè)學(xué)校電子與信息技術(shù)專業(yè)的學(xué)生所編寫的教材，針對(duì)要求學(xué)生動(dòng)手能力強(qiáng)的特點(diǎn)，以“做中學(xué)，學(xué)中做”為宗旨，以理實(shí)一體化為編寫模式，介紹了應(yīng)用MAX+plusⅡ10.2軟件對(duì)CPLD器件進(jìn)行數(shù)字基本電路和數(shù)字系統(tǒng)電路軟件、硬件仿真設(shè)計(jì)的方法和技巧。

圖書封面

評(píng)論、評(píng)分、閱讀與下載

---

    CPLD應(yīng)用技術(shù)實(shí)用教程 PDF格式下載

---