Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)入門(mén)與應(yīng)用實(shí)例

前言

　　前言　　隨著電子技術(shù)、計(jì)算機(jī)應(yīng)用技術(shù)的不斷發(fā)展，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)思想、設(shè)計(jì)方法及實(shí)現(xiàn)方式都進(jìn)入了嶄新的階段。　　為了適應(yīng)這一趨勢(shì)的變化，推動(dòng)了電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)快速發(fā)展，不同公司推出各類高性能的EDA工具，同時(shí)也促使了高性能FPGA／CPLD可編程邏輯器件的推出。FPGA／CPLD器件具有功能強(qiáng)大，開(kāi)發(fā)周期短、投資小，便于修改等優(yōu)點(diǎn)，已成為硬件設(shè)計(jì)的首選產(chǎn)品之一。硬件描述語(yǔ)言VerilogHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言，無(wú)論電子設(shè)計(jì)工程師還是高等院校的學(xué)生都應(yīng)該熟練掌握，以提高工作效率。本書(shū)的主要內(nèi)容就是將FPGA／CPLD器件、高性能的EDA工具和硬件描述語(yǔ)言VerilogHDL三者結(jié)合起來(lái)，實(shí)現(xiàn)現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)?！　”緯?shū)共分10章。第1章介紹EDA技術(shù)和數(shù)字系統(tǒng)的設(shè)計(jì)方法與流程；第2章首先對(duì)可編程邏輯器件進(jìn)行概述，然后介紹FPGA／CPLD器件的結(jié)構(gòu)、工作原理和主流產(chǎn)品；第3章介紹QuartusII使用指南，包括QuartusII的基本操作、設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)驗(yàn)證和器件編程；第4章是ModelSim6?5仿真軟件使用指南；第5章介紹VerilogHDL硬件描述語(yǔ)言的模塊結(jié)構(gòu)、基本語(yǔ)法、基本語(yǔ)句、描述風(fēng)格、數(shù)字電路的仿真等內(nèi)容；第6章和第7章分別介紹組合邏輯電路和時(shí)序邏輯電路的程序設(shè)計(jì)；第8章介紹有限狀態(tài)機(jī)的設(shè)計(jì)；第9章是數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，包括數(shù)字跑表、交通燈控制器、自動(dòng)售貨機(jī)、可控脈沖發(fā)生器的設(shè)計(jì)；第10章是基于FPGA數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例。　　本書(shū)從實(shí)用角度出發(fā)，緊密聯(lián)系教學(xué)實(shí)際。語(yǔ)法介紹簡(jiǎn)明清晰，實(shí)例內(nèi)容豐富、重點(diǎn)突出。在各基礎(chǔ)知識(shí)章后面均附有綜合實(shí)例，每一章后面都有思考與練習(xí)部分，建議讀者在學(xué)完每一章內(nèi)容后，都能完成各章的練習(xí)，以加深和鞏固所學(xué)知識(shí)。　　本書(shū)適合從事電路設(shè)計(jì)和系統(tǒng)開(kāi)發(fā)的工程技術(shù)人員閱讀，也可作為高等院校電子信息工程、電子科學(xué)與技術(shù)、電氣自動(dòng)化等相關(guān)專業(yè)的教學(xué)用書(shū)?！　”緯?shū)第3章和第4章由王秀琴編寫(xiě)；第5章及附錄D由夏洪洋編寫(xiě)；第7章由張鵬南編寫(xiě)；第1、2、6、8章及附錄C由陳曉潔編寫(xiě)；第9章由孫宇編寫(xiě)；第10章及附錄A、B由尚春宇編寫(xiě)。參加本書(shū)編寫(xiě)的還有宋一兵、王獻(xiàn)紅、管殿柱、李文秋、談世哲、趙景波。　　在本書(shū)的編寫(xiě)過(guò)程中，青島大學(xué)的管殿柱老師、黑龍江科技學(xué)院的穆秀春老師對(duì)書(shū)稿提出了寶貴的建議和意見(jiàn)，學(xué)生李偉、李健和張樹(shù)龍?jiān)诟戒浀木帉?xiě)過(guò)程中給予了很大的幫助，在此表示由衷的感謝！　　由于編著者水平有限，書(shū)中難免存在疏漏，敬請(qǐng)廣大讀者批評(píng)指正?！　【幹?/pre>


內(nèi)容概要
　　《卓越工程師培養(yǎng)計(jì)劃：Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)入門(mén)與應(yīng)用實(shí)例》系統(tǒng)介紹了硬件描述語(yǔ)言Verilog
HDL及數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、硬件描述語(yǔ)言Verilog
HDL基礎(chǔ)知識(shí)及設(shè)計(jì)實(shí)例、基于CPLD/FPGA數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例?！蹲吭焦こ處熍囵B(yǎng)計(jì)劃：Verilog
HDL數(shù)字系統(tǒng)設(shè)計(jì)入門(mén)與應(yīng)用實(shí)例》以應(yīng)用為主、突出實(shí)踐性，書(shū)中的實(shí)例內(nèi)容翔實(shí)、新穎，結(jié)構(gòu)嚴(yán)謹(jǐn)、由淺入深、化難為易、敘述清晰、通俗易懂。?



書(shū)籍目錄
第1章 第四十節(jié) 緒論
　1.1 第四十節(jié) EDA技術(shù)
　1.2 第四十節(jié) 數(shù)字系統(tǒng)的設(shè)計(jì)
　1.3 第四十節(jié) 思考與練習(xí)
　
第2章 第四十節(jié) 可編程邏輯器件
　2.1 第四十節(jié) 可編程邏輯器件概述
　2.2 第四十節(jié) CPLD的結(jié)構(gòu)和工作原理
　2.3 第四十節(jié) FPGA的結(jié)構(gòu)和工作原理
　2.4 第四十節(jié) 主流FPGA/CPLD產(chǎn)品
　2.5 第四十節(jié) FPGA/PLD的設(shè)計(jì)流程
　2.6 第四十節(jié) FPGA與CPLD的對(duì)比
　2.7 第四十節(jié) 思考與練習(xí)
　
第3章 第四十節(jié) QuartusI
　3.2 第四十節(jié) QuartusII9.1 管理器
　3.3 第四十節(jié) 設(shè)計(jì)輸入
　3.4 第四十節(jié) 設(shè)計(jì)處理
　3.5 第四十節(jié) 層次設(shè)計(jì)
　3.6 第四十節(jié) 基于宏功能模塊的設(shè)計(jì)
　3.7 第四十節(jié) 思考與練習(xí)
　
第4章 第四十節(jié) ModelSim6.5 仿真軟件
　4.1 第四十節(jié) 概述
　4.2 第四十節(jié) ModelSim6.5 使用舉例
　4.3 第四十節(jié) 思考與練習(xí)
　
第5章 第四十節(jié) Verilog硬件描述語(yǔ)言
　5.1 第四十節(jié) VerilogHDL概述
　5.2 第四十節(jié) VerilogHDL的模塊結(jié)構(gòu)
　5.3 第四十節(jié) VerilogHDL的基本語(yǔ)法
　5.4 第四十節(jié) VerilogHDL的基本語(yǔ)句
　5.5 第四十節(jié) VerilogHDL的描述風(fēng)格
　5.6 第四十節(jié) 數(shù)字電路的仿真
　5.7 第四十節(jié) 綜合實(shí)例
　5.8 第四十節(jié) 思考與練習(xí)
　
第6章 第四十節(jié) 組合邏輯電路設(shè)計(jì)
　6.1 第四十節(jié) 編碼器和譯碼器
　6.2 第四十節(jié) 數(shù)據(jù)選擇器
　6.3 第四十節(jié) 加法器
　6.4 第四十節(jié) 乘法器
　6.5 第四十節(jié) 其他組合邏輯電路
　6.6 第四十節(jié) 綜合實(shí)例
　6.7 第四十節(jié) 思考與練習(xí)
　
第7章 第四十節(jié) 時(shí)序邏輯電路設(shè)計(jì)
　7.1 第四十節(jié) 觸發(fā)器
　7.2 第四十節(jié) 鎖存器和寄存器
　7.3 第四十節(jié) 移位寄存器
　7.4 第四十節(jié) 分頻器
　7.5 第四十節(jié) 計(jì)數(shù)器
　7.6 第四十節(jié) 其他時(shí)序邏輯電路
　7.7 第四十節(jié) 綜合實(shí)例
　7.8 第四十節(jié) 思考與練習(xí)
　
第8章 第四十節(jié) 有限狀態(tài)機(jī)的設(shè)計(jì)
　8.1 第四十節(jié) 有限狀態(tài)機(jī)概述
　8.2 第四十節(jié) 有限狀態(tài)機(jī)的設(shè)計(jì)要點(diǎn)
　8.3 第四十節(jié) 有限狀態(tài)機(jī)設(shè)計(jì)實(shí)例
　8.4 第四十節(jié) 思考與練習(xí)
　
第9章 第四十節(jié) 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
　9.1 第四十節(jié) 數(shù)字跑表的設(shè)計(jì)
　9.2 第四十節(jié) 交通燈控制器的設(shè)計(jì)
　9.3 第四十節(jié) 自動(dòng)售貨機(jī)的設(shè)計(jì)
　9.4 第四十節(jié) ADC0809采樣控制模塊的設(shè)計(jì)
　9.5 第四十節(jié) 可控脈沖發(fā)生器的設(shè)計(jì)
　9.6 第四十節(jié) 思考與練習(xí)
　
第10章 第四十節(jié) 基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
　10.1 第四十節(jié) 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)
　10.2 第四十節(jié) 基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)
　10.3 第四十節(jié) 基于FPGA的密碼鎖的設(shè)計(jì)
　10.4 第四十節(jié) 思考與練習(xí)
附錄A第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-1995）
附錄B第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-2001）
附錄C第四十節(jié) Verilog-2001語(yǔ)法結(jié)構(gòu)
附錄D第四十節(jié) Verilog-2002語(yǔ)法結(jié)構(gòu)
參考文獻(xiàn)
　　





編輯推薦
　　《卓越工程師培養(yǎng)計(jì)劃：Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)入門(mén)與應(yīng)用實(shí)例》適合從事電路設(shè)計(jì)和系統(tǒng)開(kāi)發(fā)的工程技術(shù)人員閱讀，也可作為高等院校相關(guān)專業(yè)的教學(xué)用書(shū)。





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