VHDL數(shù)字系統(tǒng)設(shè)計

內(nèi)容概要

本書是為本科生和研究生撰寫的教材，主要講述了VHDL的全部特征，也包含了有關(guān)數(shù)字系統(tǒng)設(shè)計的知識。全書共分為13章，內(nèi)容包括電子設(shè)計自動化工具的使用、CMOS和可編程邏輯工藝，布爾代數(shù)和組合邏輯設(shè)計的基本原則，各種建模的技術(shù)，有限狀態(tài)機的設(shè)計，以及三個重要的可測試性設(shè)計：掃描路徑、內(nèi)置自檢和邊界掃描等。最后介紹了VHDL-AMS和混合信號建模。
    本書與前一版相比的不同之處是在相關(guān)章節(jié)中包含了寫測試基準的小節(jié)，同時增加了有關(guān)VHDL-AMS和混合信號建模的一章。本書可用做大學(xué)電子、電氣和計算機專業(yè)本科生、碩士生的教材，也可用做相關(guān)工程技術(shù)人員的參考書。

作者簡介

Mark Zwolinski是英國南安普敦大學(xué)電子與計算機科學(xué)系高級講師。曾在電子設(shè)計自動化領(lǐng)域發(fā)表過大約50篇論文。他也是LME Ltd的一名主管，負責為數(shù)字系統(tǒng)設(shè)計提供為綜合工具。

書籍目錄

第1章    緒論 1.1    現(xiàn)代數(shù)字設(shè)計 1.2    CMOS技術(shù) 1.3    可編程邏輯 1.4    電氣特性 習題第2章　組合邏輯設(shè)計 2.1    布爾代數(shù) 2.2    邏輯門 2.3    組合邏輯設(shè)計 2.4    時序 2.5    數(shù)字編碼 習題第3章　使用VHDL門模型的組合邏輯 3.1    實體和構(gòu)造體 3.2    標識符、空格鍵和注釋 3.3    網(wǎng)絡(luò)表 3.4    信號賦值 3.5    Generic語句 3.6    常開端口 3.7    測試程序 3.8    配置 習題第4章　組合構(gòu)建塊 4.1    三態(tài)緩沖器 4.2    解碼器  4.3    多路選擇器 4.4    優(yōu)先編碼器 4.5    加法器 4.6    奇偶校驗器 4.7    構(gòu)建塊的測試基準 習題第5章　同步時序設(shè)計 5.1    同步時序系統(tǒng) 5.2    同步時序系統(tǒng)的模型 5.3    算法狀態(tài)機 5.4    ASM圖的綜合 5.5    VHDL狀態(tài)機 5.6    狀態(tài)機的VHDL測試基準 習題第6章    VHDL時序邏輯塊模型 6.1    鎖存器 6.2    觸發(fā)器 6.3    JK觸發(fā)器和T觸發(fā)器 6.4    寄存器和移位寄存器 6.5    計數(shù)器 6.6    存儲器 6.7    順序乘法器 6.8    時序構(gòu)建塊的測試基準 習題第7章    復(fù)雜時序系統(tǒng) 7.1    連接的狀態(tài)機 7.2    數(shù)據(jù)通路/控制器劃分 7.3    指令 7.4    一個簡單的微處理器 7.5    一個簡單微處理器的VHDL模型 習題第8章    VHDL仿真 8.1    事件驅(qū)動的仿真 8.2    VHDL模型仿真 8.3    模擬仿真問題 8.4    文件操作 習題第9章    VHDL綜合 9.1    RTL綜合 9.2    約束 9.3    針對FPGA的綜合 9.4    行為綜合 9.5    校驗綜合結(jié)果 習題第10章    測試數(shù)字系統(tǒng) 10.1  測試的需要 10.2  故障模型 10.3  面向故障的測試原型生成 10.4  故障仿真 10.5  VHDL中的故障仿真 習題第11章    可測試性設(shè)計 11.1  專門可測試性的改進 11.2  測試的結(jié)構(gòu)化設(shè)計 11.3  內(nèi)建自測試 11.4  邊界掃描（IEEE1149.1） 習題第12章    異步時序設(shè)計 12.1  異步電路 12.2  異步電路分析 12.3  異步時序電路的設(shè)計 12.4  異步狀態(tài)機 12.5  建立和保持時間及亞穩(wěn)性 習題第13章    與模擬世界的接口 13.1  數(shù)字到模擬的轉(zhuǎn)換 13.2  模擬到數(shù)字的轉(zhuǎn)換 13.3  VHDL-AMS 13.4  鎖相環(huán) 13.5  VHDL-AMS仿真器 習題附錄A    VHDL 標準附錄B    Verilog附錄C    共享變量包參考文獻部分習題答案

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