Verilog HDL設(shè)計(jì)實(shí)踐與指導(dǎo)

內(nèi)容概要

本書對Verilog HDLD硬件描述語言作了系統(tǒng)全面的介紹。其中可綜合的設(shè)計(jì)風(fēng)格是一個(gè)最大特點(diǎn)。本書從基本的語法語義出發(fā)，結(jié)合整個(gè)復(fù)雜數(shù)字邏輯電路的設(shè)計(jì)流程，從簡單的數(shù)字邏輯的實(shí)現(xiàn)到整個(gè)算法的系統(tǒng)實(shí)現(xiàn)，全面介紹了可綜合程序的編碼風(fēng)格及仿真模擬，系統(tǒng)的設(shè)計(jì)作了深入的闡述。本書加入了了大量工程設(shè)計(jì)方法和技巧。    本書適用于專業(yè)為電子工程、計(jì)算機(jī)工程及計(jì)算機(jī)科學(xué)的本科生，及學(xué)習(xí)硬件描述語言的初學(xué)者。

書籍目錄

前言第1章  Verilog HDL概述  1.1  Verilog HDL簡介  1.2  Verilog HDL的歷史  1.3  Verilog HDL和VHDL的比較  1.4  計(jì)算機(jī)輔助設(shè)計(jì)的概況  1.5  目前的集成電路設(shè)計(jì)  1.6  IP復(fù)用技術(shù)及SoC概證  1.7  小結(jié)第2章  Verilog HDL語言的語法  2.1  標(biāo)識(shí)符和關(guān)鍵字  2.2  系統(tǒng)任務(wù)和系統(tǒng)函數(shù)  2.3  編譯指令  2.4  空白符和注釋  2.5  數(shù)值和字符串  2.6  線網(wǎng)類型  2.7  寄存器類型  2.8  門類型  2.9  操作符  2.10  小結(jié)第3章  行為語句  3.1  過程語句  3.2  條件語句  3.3  case語句  3.4  循環(huán)語句  3.5  事件控制  3.6  持續(xù)賦值  3.7  過程賦值語句  3.8  小結(jié)第4章  結(jié)構(gòu)化建模  4.1  兩種設(shè)計(jì)方法  4.2  模塊  4.3  端口  4.4  模塊的示例化  4.5  模塊的參數(shù)化  4.6  關(guān)于結(jié)構(gòu)化的一個(gè)實(shí)例  4.7  小結(jié)第5章  門級(jí)與開關(guān)級(jí)建模  5.1  概述  5.2  門級(jí)基元  5.3  開關(guān)級(jí)基元  5.4  門級(jí)建模  5.5  開關(guān)級(jí)建模  5.6  小結(jié)第6章  用戶自定義基元  6.1  UDP的定義  6.2  組合UDP  6.3  時(shí)序UDP  6.4  小結(jié)…… 第7章  復(fù)雜建模第8章  功能驗(yàn)證第9章  綜合與設(shè)計(jì)第10章  數(shù)字電路的設(shè)計(jì)與技巧第11章  基于Harvard結(jié)構(gòu)的RISC-CPU設(shè)計(jì)

圖書封面

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