數(shù)字電子技術(shù)

內(nèi)容概要

　　本書共分9章，覆蓋數(shù)字電子技術(shù)的基本理論和基本方法，內(nèi)容包括數(shù)字邏輯基礎(chǔ)、門電路、組合邏輯電路、Verilog
HDL與軟件實(shí)現(xiàn)、時(shí)序邏輯電路、脈沖波形的產(chǎn)生與整形、大規(guī)模數(shù)字集成電路、數(shù)—模與?！獢?shù)轉(zhuǎn)換器、數(shù)字系統(tǒng)綜合設(shè)計(jì)。每章中都有例題，每章后都附有本章小結(jié)和習(xí)題，以利于學(xué)生聯(lián)系實(shí)際，鞏固所學(xué)知識(shí)。
　　本書編寫簡明扼要，內(nèi)容深入淺出，注重實(shí)際能力的培養(yǎng)，可作為高等院校電子、電氣、計(jì)算機(jī)及信息類本科專業(yè)“數(shù)字電子技術(shù)”課程的教材，也可供其他各相關(guān)專業(yè)的學(xué)生和從事電子技術(shù)工作的工程技術(shù)人員參考。

書籍目錄

前言
第1章 數(shù)字邏輯基礎(chǔ)
　1.1 引言
　1.2 數(shù)制的概念
　1.2.1 十進(jìn)制數(shù)
　1.2.2 二進(jìn)制數(shù)
　1.2.3 十六進(jìn)制數(shù)
　1.3 常用數(shù)制間的轉(zhuǎn)換
　1.3.1 其他進(jìn)制數(shù)和十進(jìn)制數(shù)之間的轉(zhuǎn)換
　1.3.2 二進(jìn)制和十六進(jìn)制之間的轉(zhuǎn)換
　1.4 帶符號數(shù)的表示方法
　1.4.1 原碼
　1.4.2 反碼
　1.4.3 補(bǔ)碼
　1.5 二進(jìn)制數(shù)的算術(shù)運(yùn)算
　1.5.1 二進(jìn)制的加減法
　1.5.2 二進(jìn)制的乘除法
　1.6 碼制
　1.6.1 常見十進(jìn)制編碼
　1.6.2 格雷碼
　1.7 邏輯代數(shù)基礎(chǔ)
　1.7.1 三種基本邏輯運(yùn)算
　1.7.2 復(fù)合邏輯運(yùn)算
　1.7.3 邏輯代數(shù)的基本公式和常用公式
　1.7.4 邏輯代數(shù)的基本規(guī)則
　1.8 邏輯函數(shù)的表示方法及標(biāo)準(zhǔn)形式
　1.8.1 邏輯函數(shù)及其表示方法
　1.8.2 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式
　1.9 邏輯函數(shù)的化簡
　1.9.1 邏輯函數(shù)化簡的意義
　1.9.2 邏輯函數(shù)的公式化簡法
　1.9.3 邏輯函數(shù)的卡諾圖化簡法
　1.10 具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡
　1.10.1 約束項(xiàng)和約束條件
　1.10.2 無關(guān)項(xiàng)在化簡邏輯函數(shù)中的應(yīng)用
　本章小結(jié)
　習(xí)題
第2章 門電路
　2.1 引言
　2.2 CMOS邏輯電路
　2.2.1 MOS管工作原理及其開關(guān)特性
　2.2.2 CMOS反相器
　2.2.3 CMOS與非門和或非門
　2.2.4 其他CMOS門電路
　2.3 CMOS電路的電氣特性
　2.3.1 噪聲容限
　2.3.2 電路的負(fù)載特性
　2.3.3 扇入與扇出
　2.3.4 CMOS門電路的傳輸時(shí)延
　2.3.5 其他電氣特性
　2.3.6 集成芯片的數(shù)據(jù)手冊所含主要信息舉例
　2.4 TTL邏輯電路
　2.4.1 二極管邏輯電路
　2.4.2 雙極型晶體管的邏輯特性
　2.4.3 TTL門電路
　2.4.4 TTL電路的電氣特性
　2.5 其他高速邏輯電路
　2.5.1 發(fā)射極耦合邏輯電路
　2.5.2 Bi?CMOS電路
　2.5.3 典型電路的比較
　2.6 集成門電路的應(yīng)用和注意事項(xiàng)
　2.6.1 CMOS器件和TTL器件的負(fù)載特性
　2.6.2 集成芯片使用中的問題
　2.6.3 輸出開路門的應(yīng)用
　2.7 接口電路
　2.7.1 低電壓接口
　2.7.2 CMOS與TTL接口
　本章小結(jié)
　習(xí)題
第3章 組合邏輯電路
　3.1 引言
　3.2 組合邏輯電路的分析和設(shè)計(jì)
　3.2.1 組合邏輯電路的定義和特點(diǎn)
　3.2.2 組合邏輯電路的分析
　3.2.3 組合邏輯電路的設(shè)計(jì)
　3.3 組合邏輯電路的競爭與冒險(xiǎn)
　3.3.1 競爭、冒險(xiǎn)現(xiàn)象
　3.3.2 冒險(xiǎn)現(xiàn)象的識(shí)別
　3.3.3 冒險(xiǎn)現(xiàn)象的消除
　3.4 常用組合邏輯電路模塊
　3.4.1 編碼器
　3.4.2 譯碼器
　3.4.3 數(shù)據(jù)選擇器
　3.4.4 加法器
　3.4.5 數(shù)值比較器
　本章小結(jié)
　習(xí)題
第4章 Verilog HDL與軟件實(shí)現(xiàn)
　4.1 Verilog HDL的特點(diǎn)與基本結(jié)構(gòu)
　4.2 Verilog HDL要素
　4.2.1 標(biāo)識(shí)符與注釋
　4.2.2 數(shù)據(jù)類型
　4.2.3 運(yùn)算符
　4.2.4 編譯預(yù)處理語句
　4.2.5 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)
　4.3 Verilog HDL基本語句
　4.3.1 賦值語句
　4.3.2 條件語句
　4.3.3 循環(huán)語句
　4.3.4 塊語句
　4.3.5 結(jié)構(gòu)聲明語句
　4.4 Verilog HDL門元件和結(jié)構(gòu)描述方式
　4.4.1 門元件
　4.4.2 Verilog HDL電路設(shè)計(jì)描述方式
　4.5 仿真驗(yàn)證與可綜合設(shè)計(jì)
　4.5.1 仿真驗(yàn)證
　4.5.2 可綜合性設(shè)計(jì)
　4.6 組合邏輯電路設(shè)計(jì)實(shí)踐
　4.6.1 編碼器
　4.6.2 譯碼器
　4.6.3 數(shù)據(jù)選擇器
　4.6.4 數(shù)值比較器
　*4.7 有限狀態(tài)機(jī)的設(shè)計(jì)
　4.7.1 有限狀態(tài)機(jī)的概念
　4.7.2 可綜合有限狀態(tài)機(jī)設(shè)計(jì)
　本章小結(jié)
　習(xí)題
第5章 時(shí)序邏輯電路
　5.1 引言
　5.2 觸發(fā)器
　5.2.1 基本RS觸發(fā)器
　5.2.2 同步RS觸發(fā)器
　5.2.3 觸發(fā)器邏輯功能的描述方法
　5.2.4 D觸發(fā)器
　5.2.5 JK觸發(fā)器
　5.2.6 觸發(fā)器的動(dòng)態(tài)特性
　5.3 時(shí)序邏輯電路概述
　5.4 同步時(shí)序邏輯電路的分析及描述方法
　5.4.1 同步時(shí)序邏輯電路的分析
　5.4.2 時(shí)序邏輯電路邏輯功能的描述方法
　5.5 異步時(shí)序邏輯電路的分析
　5.6 同步時(shí)序邏輯電路的設(shè)計(jì)
　5.7 常用時(shí)序邏輯電路模塊
　5.7.1 移位寄存器
　5.7.2 計(jì)數(shù)器
　*5.7.3 序列信號發(fā)生器
　本章小結(jié)
　習(xí)題
第6章 脈沖波形的產(chǎn)生與整形
　6.1 引言
　6.2 脈沖信號的基本參數(shù)
　6.3 施密特觸發(fā)器
　6.3.1 施密特觸發(fā)器的基本概念
　6.3.2 由CMOS門構(gòu)成的施密特觸發(fā)器
　6.3.3 施密特觸發(fā)器的應(yīng)用
　6.4 單穩(wěn)態(tài)觸發(fā)器
　6.4.1 單穩(wěn)態(tài)觸發(fā)器的基本概念
　6.4.2 由CMOS門構(gòu)成的微分型單穩(wěn)態(tài)觸發(fā)器
　6.4.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
　6.5 多諧振蕩器
　6.5.1 由CMOS非門構(gòu)成的多諧振蕩器
　6.5.2 CMOS石英晶體振蕩器
　6.6 555定時(shí)器
　6.6.1 7555定時(shí)器的電路結(jié)構(gòu)與功能
　6.6.2 7555定時(shí)器接成施密特觸發(fā)器
　6.6.3 7555定時(shí)器接成單穩(wěn)態(tài)觸發(fā)器
　6.6.4 7555定時(shí)器接成多諧振蕩器
　本章小結(jié)
　習(xí)題
第7章 大規(guī)模數(shù)字集成電路
　7.1 引言
　7.2 存儲(chǔ)器概述
　7.2.1 存儲(chǔ)器分類
　7.2.2 半導(dǎo)體存儲(chǔ)器的性能指標(biāo)
　7.3 隨機(jī)存取存儲(chǔ)器
　7.3.1 RAM的分類及其結(jié)構(gòu)
　7.3.2 SRAM原理
　7.3.3 DRAM原理
　7.3.4 SRAM擴(kuò)展方法
　7.4 只讀存儲(chǔ)器
　7.4.1 ROM的分類及其結(jié)構(gòu)
　7.4.2 掩膜ROM
　7.4.3 可編程ROM結(jié)構(gòu)原理
　7.4.4 其他類型的存儲(chǔ)器
　7.5 可編程邏輯器件
　7.5.1 簡單PLD原理
　7.5.2 復(fù)雜可編程邏輯器件
　7.5.3 現(xiàn)場可編程邏輯門陣列
　本章小結(jié)
　習(xí)題
第8章 數(shù)?模與模?數(shù)轉(zhuǎn)換器
　8.1 引言
　8.2 概述
　8.3 D?A轉(zhuǎn)換器
　8.3.1 二進(jìn)制加權(quán)電阻型D?A轉(zhuǎn)換器
　8.3.2 R?2R T形電阻型D?A轉(zhuǎn)換器
　8.3.3 D?A轉(zhuǎn)換器的主要技術(shù)參數(shù)
　8.3.4 D?A轉(zhuǎn)換器的應(yīng)用舉例
　8.4 A?D轉(zhuǎn)換器
　8.4.1 A?D轉(zhuǎn)換器的基本原理與轉(zhuǎn)換步驟
　8.4.2 逐次逼近型A?D轉(zhuǎn)換器
　8.4.3 雙積分型A?D轉(zhuǎn)換器
　8.4.4 A?D轉(zhuǎn)換器的主要技術(shù)指標(biāo)
　8.4.5 ADC的應(yīng)用舉例
　本章小結(jié)
　習(xí)題
第9章 數(shù)字系統(tǒng)綜合設(shè)計(jì)
　9.1 引言
　9.2 數(shù)字系統(tǒng)概述
　9.3 傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法存在的問題
　9.4 基于EDA的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程
　9.4.1 設(shè)計(jì)輸入
　9.4.2 綜合
　9.4.3 適配
　9.4.4 時(shí)序仿真與功能仿真
　9.4.5 編程下載
　9.5 DDS信號發(fā)生器設(shè)計(jì)
　9.5.1 DDS實(shí)現(xiàn)原理
　9.5.2 基于FPGA的DDS信號發(fā)生器的設(shè)計(jì)
　9.6 簡易數(shù)字頻率計(jì)設(shè)計(jì)
　9.6.1 頻率計(jì)測量原理
　9.6.2 基于FPGA的頻率計(jì)設(shè)計(jì)實(shí)現(xiàn)
　本章小結(jié)
　習(xí)題
參考文獻(xiàn)
　　

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