EDA技術(shù)與實(shí)驗(yàn)

內(nèi)容概要

本書共分9章，分別介紹了Ahera公司迄今為止最新器件的結(jié)構(gòu)、Ahera公司沒(méi)計(jì)套件Quartus Ⅱ 7.0和基于NiosⅡ的SOPC系統(tǒng)構(gòu)建方法，給出了基于臺(tái)灣友晶公司DE2和康芯公司GW48實(shí)驗(yàn)板的設(shè)計(jì)實(shí)例。第4章從實(shí)例人手，介紹了Verilog語(yǔ)言常用的命令及語(yǔ)法結(jié)構(gòu)。第5章給出了HDL編碼優(yōu)化方法和編碼規(guī)范。第6章的DSP硬件實(shí)現(xiàn)算法和第9章的FPGA工程應(yīng)用實(shí)例來(lái)源于作者及所在的課題組多年來(lái)的工程實(shí)際開(kāi)發(fā)項(xiàng)目。    本書總結(jié)了近幾年FPGA開(kāi)發(fā)設(shè)計(jì)的經(jīng)驗(yàn)，力求給出FPGA設(shè)計(jì)的一些較高級(jí)設(shè)計(jì)技巧和實(shí)用的設(shè)計(jì)方法，使設(shè)計(jì)人員和學(xué)生在科研開(kāi)發(fā)、畢業(yè)設(shè)計(jì)及電子競(jìng)賽中獲得啟發(fā)和幫助。

書籍目錄

第1章　概述  1.1  EDA技術(shù)的發(fā)展    1.1.1  EDA技術(shù)的基本特征    1.1.2  EDA技術(shù)的發(fā)展  1.2　嵌入式系統(tǒng)簡(jiǎn)介    1.2.1　嵌入式系統(tǒng)定義    1.2.2　嵌入式系統(tǒng)分類　1.3  IP核  1.4  SOPC技術(shù)第2章  Ahera公司可編程邏輯器件簡(jiǎn)介  2.1  CycloneⅡ器件  2.2  Cyclone Ⅲ器件  2.3  Stratix Ⅲ器件第3章  Quartus Ⅱ  3.1  Quartus Ⅱ軟件介紹    3.1.1  QuartusⅡ的主要功能    3.1.2  QuartusⅡ的設(shè)計(jì)流程  3.2  DE2介紹    3.2.1  DE2開(kāi)發(fā)平臺(tái)    3.2.2  DE2控制面板  3.3　應(yīng)用實(shí)例一：4位加法器  3.4　應(yīng)用實(shí)例二：正弦信號(hào)發(fā)生器    3.4.1　頂層VHDL文件設(shè)計(jì)    3.4.2　正弦信號(hào)數(shù)據(jù)ROM定制  3.5　應(yīng)用實(shí)例三：VGA顯示及SRAM讀寫實(shí)例第4章　Verilog語(yǔ)言  4.1  Verilog概述    4.1.1  Verilog HDL簡(jiǎn)介    4.1.2  Verilog HDL語(yǔ)言的特點(diǎn)    4.1.3  Verilog HDL的描述風(fēng)格  4.2  Verilog HDL結(jié)構(gòu)  4.3　運(yùn)算符  4.4　數(shù)據(jù)選擇器  4.5　編碼器和譯碼器  4.6　數(shù)字相關(guān)器  4.7　計(jì)數(shù)器  4.8　狀態(tài)機(jī)第5章　HDL編碼指南  5.1　概述  5.2　基本編碼方法  5.3　可移植性編碼  5.4　時(shí)鐘和Reset信號(hào)設(shè)計(jì)指南  5.5　可綜合性編碼  5.6　可綜合劃分第6章　DSP硬件算法實(shí)現(xiàn)  6.1　數(shù)字濾波算法FPGA實(shí)現(xiàn)    6.1.1  FIR濾波器    6.1.2  IIR濾波器    6.1.3  FIR及IIR數(shù)字濾波器實(shí)現(xiàn)  6.2  FFT和DCT變換    6.2.1  FFl　算法    6.2.2  DCT變換的FPGA實(shí)現(xiàn)  6.3　雙模式CORDIC算法的FPGA實(shí)現(xiàn)    6.3.1  CORDIC算法簡(jiǎn)介    6.3.2  CORDIC算法原理    6.3.3  CORDIC算法的FPGA實(shí)現(xiàn)    6.3.4　仿真結(jié)果與分析  6.4　全數(shù)字鎖相環(huán)（DPLL）FPGA實(shí)現(xiàn)    6.4.1　數(shù)字鎖相環(huán)簡(jiǎn)介    6.4.2　數(shù)字鎖相環(huán)原理    6.4.3　數(shù)字鎖相環(huán)的實(shí)現(xiàn)  6.5  CRC校驗(yàn)    6.5.1  CRC校驗(yàn)碼原理    6.5.2  CRC校驗(yàn)碼編碼    6.5.3  CRC校驗(yàn)碼的Verilgo實(shí)現(xiàn)第7章　基于Nios Ⅱ的SOPC系統(tǒng)  7.1  SOPC簡(jiǎn)介  7.2  Nios Ⅱ嵌入式軟核處理器    7.2.1  NiosⅡ處理器特性    7.2.2　可配置軟核處理器  7.3  Nios Ⅱ處理器架構(gòu)    7.3.1  寄存器文件    7.3.2  ALU算術(shù)邏輯單元    7.3.3  異?？刂破骱椭袛嗫刂破?   7.3.4  存儲(chǔ)器和I／O組織  7.4  Avalon存儲(chǔ)器映射橋接器第8章　NiosⅡ系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)  8.1　NiosⅡ系統(tǒng)設(shè)計(jì)所需要的開(kāi)發(fā)工具  8.2　開(kāi)發(fā)平臺(tái)及工具簡(jiǎn)要介紹  8.3　設(shè)計(jì)實(shí)例一：點(diǎn)亮7段LED數(shù)碼管  8.4　設(shè)計(jì)實(shí)例二：自定義PWM組件設(shè)計(jì)第9章　FPGA工程應(yīng)用實(shí)例  9.1　數(shù)據(jù)采集與濾波系統(tǒng)  9.2　電機(jī)控制器模塊設(shè)計(jì)    9.2.1　SPWM技術(shù)    9.2.2　SPWM技術(shù)的FPGA實(shí)現(xiàn)    9.2.3　數(shù)字PID控制模塊設(shè)計(jì)  9.3　DDS設(shè)計(jì)計(jì)  　9.3.1　 DDS技術(shù)原理    9.3.2 　DDS模塊的1WGA實(shí)現(xiàn)  9.4　圖像處理算法設(shè)計(jì)    9.4.1　數(shù)字圖像采集FPGA實(shí)現(xiàn)    9.4.2　3×3中值濾波算法的FPGA實(shí)現(xiàn)    9.4.3　簡(jiǎn)單圖像增強(qiáng)算法的FPGA實(shí)現(xiàn)  9.5　ModelSim仿真實(shí)驗(yàn)：三角波發(fā)生器附錄  附錄1  GW48教學(xué)實(shí)驗(yàn)系統(tǒng)簡(jiǎn)介  附錄2  DE2實(shí)驗(yàn)板引腳對(duì)照表  附錄3  Xinlinx公司FPGA器件配置電路  附錄4  Altera公司FPGA配置電路原理圖參考文獻(xiàn)

章節(jié)摘錄

　　第1章　概述　　內(nèi)容提要　　本章主要介紹EDA技術(shù)的發(fā)展概況，可編程邏輯器件的發(fā)展概況，PLD和其他技術(shù)的比較，硬件描述語(yǔ)言，EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較，IP核的概念。通過(guò)本章的學(xué)習(xí)，使大家對(duì)EDA技術(shù)有一個(gè)初步的了解?！　?.1 EDA技術(shù)的發(fā)展　　電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。EDA技術(shù)已有30多年的發(fā)展歷程，大致可分為三個(gè)階段。20世紀(jì)70年代為計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。20世紀(jì)80年代為計(jì)算機(jī)輔助工程（CAE）階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線等。20世紀(jì)90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA）階段?！　?.1.1 EDA技術(shù)的基本特征　　EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（AsIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念?！　?.“自頂向下”的設(shè)計(jì)方法　　10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高，而且容易出錯(cuò)?！　「邔哟卧O(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免工作時(shí)間的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率?！　?.ASIC設(shè)計(jì)　　現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題。解決這一問(wèn)題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）?！　≡O(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師首先要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，然后將設(shè)計(jì)結(jié)果交由廠家去做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開(kāi)發(fā)周期長(zhǎng)、費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)?！　“攵ㄖ艫SIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間?！　】删幊踢壿嬓酒c上述掩模ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無(wú)須IC廠家的參與，大大縮短了開(kāi)發(fā)周期?！　】删幊踢壿嬈骷?0世紀(jì)70年代以來(lái)，經(jīng)歷了PAL、GAL CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD／FPGA為高密度可編程邏輯器件，目前集成度已高達(dá)200萬(wàn)門／片，它將ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模ASIC實(shí)現(xiàn)，因此開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低?！　∩鲜鯝SIC芯片，尤其是CPLD／FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。　　3.硬件描述語(yǔ)言　　硬件描述語(yǔ)言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500～1 000+fl，而利用VHDL語(yǔ)言只需要書寫一行“A=B+C”即可。而且VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言，如ABEL、HDL、AHDL，由不同的EDA廠商開(kāi)發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，l985年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語(yǔ)言VHDL。1987年，IEEE采納VHDL為硬件描述語(yǔ)言標(biāo)準(zhǔn)（IEEE srID一1076）。　　VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)“自頂向下”或“自底向上”的電路設(shè)計(jì)過(guò)程都可以用VHDL完成。VHDL還具有以下優(yōu)點(diǎn)：　　（1）VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力用于物理實(shí)現(xiàn)?！　。?）VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用?！　。?）VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換?！　。?）VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的EDA廠商支持，因此移植性好。　　4.EDA系統(tǒng)框架結(jié)構(gòu)　　EDA系統(tǒng)框架結(jié)構(gòu)（Fr踟ework）是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如CADENCE公司的Design Framework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際CFl組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來(lái)自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和“自頂向下”設(shè)計(jì)實(shí)現(xiàn)的基礎(chǔ)?！　?.1.2 EDA技術(shù)的發(fā)展　　EDA技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分，20世紀(jì)70年代為物理級(jí)設(shè)計(jì)（CAD），20世紀(jì)80年代為電路級(jí)設(shè)計(jì)（CAE），20世紀(jì)90年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì)（EDA）。物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒(méi)有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)?！　?.電路級(jí)設(shè)計(jì)　　電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖，進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統(tǒng)仿真時(shí)，必須有元件模型庫(kù)的支持，計(jì)算機(jī)上模擬的輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。　　仿真通過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作PCB板之前還可以進(jìn)行PEB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性?！　∮纱丝梢?jiàn)，電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開(kāi)發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本?！　?.系統(tǒng)級(jí)設(shè)計(jì)　　進(jìn)入20世紀(jì)90年代以來(lái)，電子信息類產(chǎn)品的開(kāi)發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，即系統(tǒng)級(jí)設(shè)計(jì)方法應(yīng)運(yùn)而生?！　「邔哟卧O(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無(wú)須通過(guò)門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)，EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。　　……

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