現(xiàn)代邏輯設計

內容概要

本書保持第一版注重介紹數(shù)字邏輯設計的基本內容、概念和方法這一特點，又結合目前數(shù)字設計技術的發(fā)展，更新了相應的硬件技術，加入了最新的可編程邏輯技術的知識，還引入了電子設計自動化的設計工具，通過使用目前在數(shù)字邏輯設計中占主導地位的硬件描述語言Verilog描述了一些典型的設計實例，幫助讀者和工程師用硬件描述語言進行更深入的數(shù)字系統(tǒng)設計。全書共分三部分：第1章是對邏輯設計的整體概述；第2章至第5章涵蓋組合邏輯的內容；第6章至第10章則是有關時序邏輯的介紹。    本書結構安排合理，清楚地定義了概念、技術、工具和實際問題，提供了大量的設計實例，并用這些例子明確論述了設計經驗和規(guī)則。本書非常適合作為大專院校數(shù)字邏輯設計課程的教材，也可作為從事數(shù)字邏輯設計的工程技術人員的參考書。

作者簡介

蘭迪·H·卡茨，在加州大學伯克利分校獲得碩士和博士學位。他現(xiàn)在已經是UMC公司的特聘教授，主要從事電子工程及計算機科學方面的研究?？ù慕淌谑茿CM和IEEE的會員、國家工程學院和美國藝術與科學學院的成員。他曾發(fā)表過230余篇技術文章并贏得了無數(shù)的榮譽。1987年，他與

書籍目錄

第1章 緒論　1.1 對書名的仔細分析　　1.1.1 設計　　1.1.2 邏輯設計　　1.1.3 現(xiàn)代邏輯設計　1.2 邏輯設計簡史　1.3 計算　　1.3.1 開關、繼電器和電路　　1.3.2 晶體管　　1.3.3 數(shù)字表示法　　1.3.4 編碼　1.4 實例　小結　其他讀物　習題第2章 組合邏輯　2.1 輸出是輸入的函數(shù)　　2.1.1 組合邏輯的定義　　2.1.2 組合邏輯實例　2.2 布爾邏輯的定律和定理 　　2.2.1 布爾代數(shù)的公理　　2.2.2 布爾代數(shù)的定理　　2.2.3 對偶定律和德摩根定律　2.3 布爾公式的實現(xiàn)　　2.3.1 邏輯門　　2.3.2 邏輯模塊和邏輯層次　　2.3.3 時間行為和波形　　2.3.4 門和連線數(shù)目的最小化　　2.3.5 實例研究：七段譯碼器　2.4 兩級邏輯　　2.4.1 規(guī)范形式　　2.4.2 不完全確定函數(shù)　2.5 兩級簡化的動機　　2.5.1 布爾表達式的圖形化　　2.5.2 布爾立方體　　2.5.3 卡諾圖　2.6 多級邏輯　2.7 多級最簡的動機　　2.7.1 因式分解形式　　2.7.2 多級簡化標準　小結　其他讀物　習題第3章 組合邏輯分析　3.1 兩級簡化　　3.1.1 布爾最簡的過程　　3.1.2 重溫卡諾圖：五變量和六變量函數(shù)　3.2 兩級簡化的自動化　　3.2.1 Quine-McCluskey法　　3.2.2 Espresso法　　3.2.3 S-o-P和P-o-S邏輯網絡的實現(xiàn)　3.3 多級簡化　3.4 多級簡化的自動化　　3.4.1 多級邏輯優(yōu)化方法　　3.4.2 多級邏輯網絡的實現(xiàn)　3.5 組合網絡的時間響應　　3.5.1 門延時　　3.5.2 時間波形　　3.5.3 脈沖整形電路分析　　3.5.4 冒險和毛刺　　3.5.5 兩級網絡的冒險檢測和消除　　3.5.6 多級網絡的靜態(tài)冒險　　3.5.7 靜態(tài)無冒險多級電路的設計　　3.5.8 動態(tài)冒險　3.6 硬件描述語言　　3.6.1 結構描述　　3.6.2 行為描述　　3.6.3 延時　　3.6.4 事件驅動仿真　小結　其他讀物　習題第4章 組合邏輯技術　4.1 歷史　　4.1.1 從開關到集成電路　　4.1.2 封裝邏輯、可重構性和可編程邏輯　　4.1.3 性能技術比較　4.2 基本邏輯元件　　4.2.1 固定邏輯　　4.2.2 查找表　　4.2.3 基于模塊的邏輯　4.3 兩級和多級邏輯　4.4 其他不是門電路的邏輯　　4.4.1 三態(tài)輸出　　4.4.2 集電極開路輸出和線與/或邏輯　小結　其他讀物　習題第5章 組合邏輯設計的實例研究　5.1 設計過程　5.2 簡單的過程線控問題　5.3 電話鍵盤譯碼器　5.4 閏年計算器　5.5 邏輯函數(shù)單元　5.6 加法器設計　5.6.1 半加器/全加器　　5.6.2 超前進位電路　　5.6.3 選擇進位加法器　　5.6.4 BCD加法器設計　5.7 算術邏輯單元設計　　5.7.1 ALU單元　5.8 組合乘法器　小結　其他讀物　習題第6章 時序邏輯設計　6.1 基本時序邏輯單元　　6.1.1 帶反饋的簡單電路　　6.1.2 基本鎖存器　　6.1.3 時鐘　　6.1.4 鎖存器組合　　6.1.5 主從鎖存器和邊沿觸發(fā)觸發(fā)器　　6.1.6 時序參數(shù)定義　6.2 時序設計方法學　　6.2.1 級聯(lián)觸發(fā)器及建立/保持/傳輸時間　　6.2.2 時鐘漂移　　6.2.3 異步輸入　　6.2.4 亞穩(wěn)態(tài)和同步失敗　　6.2.5 自定時和速度無關電路　6.3 寄存器　　6.3.1 存儲寄存器　　6.3.2 移位寄存器　6.4 硬件描述語言　小結　其他讀物　習題第7章 有限狀態(tài)機　7.1 計數(shù)器　　7.1.1 計數(shù)器設計過程　　7.1.2 具有更復雜計數(shù)序列的計數(shù)器　　7.1.3 自啟動計數(shù)器　　7.1.4 計數(shù)器復位　　7.1.5 其他類型的計數(shù)器　7.2 狀態(tài)機的概念　　7.2.1 奇性或偶性奇偶校驗器　　7.2.2 狀態(tài)機的時序　7.3 基本的FSM設計方法　　7.3.1 有限狀態(tài)機設計過程　　7.3.2 摩爾型和米利型狀態(tài)機　　7.3.3 狀態(tài)圖表示法　　7.3.4 兩種狀態(tài)機的比較　7.4 優(yōu)化的動機　　7.4.1 具有相同I/O行為的兩個狀態(tài)圖　　7.4.2 最小狀態(tài)的優(yōu)點　　7.4.3 狀態(tài)、輸入和輸出編碼　　7.4.4 狀態(tài)機的分解　　7.4.5 交通燈控制器　小結　其他讀物　習題第8章 有限狀態(tài)機的分析　8.1 狀態(tài)最簡/化簡　　8.1.1 行匹配法　　8.1.2 蘊含表方法　　8.1.3 無關項存在時的等價狀態(tài)　　8.1.4 狀態(tài)最簡無用時的例子W　8.2 狀態(tài)分配　　8.2.1 順序編碼　　8.2.2 隨機編碼　　8.2.3 單點編碼　　8.2.4 面向輸出的編碼　　8.2.5 啟發(fā)式方法　8.3 有限狀態(tài)機劃分　　8.3.1 引入空閑狀態(tài)來劃分有限狀態(tài)機　8.4 硬件描述語言　小結　其他讀物　習題第9章 時序邏輯技術　9.1 基本時序邏輯元件　9.2 用計數(shù)器實現(xiàn)FSM設計　9.3 用可編程邏輯實現(xiàn)FSM設計　　9.3.1 用ROM實現(xiàn)狀態(tài)機　　9.3.2 基于ROM與PLA的設計的比較　　9.3.3 其他可用的PAL結構　9.4 用更復雜的可編程邏輯器件實現(xiàn)FSM設計　　9.4.1 PLD：可編程邏輯器件　　9.4.2 Altera可擦除可編程邏輯器件　　9.4.3 Actel現(xiàn)場可編程門陣列　　9.4.4 Xilinx現(xiàn)場可編程門陣列　9.5 實例研究：交通燈控制器　　9.5.1 問題分解：交通燈狀態(tài)機　　9.5.2 用PLA/PAL/ROM實現(xiàn)　　9.5.3 用計數(shù)器實現(xiàn)　　9.5.4 用FPGA實現(xiàn)　小結　其他讀物　習題第10章 時序邏輯設計的實例研究　10.1 有限輸入串識別器　10.2 復雜的計數(shù)器　10.3 數(shù)字組合鎖　10.4 存儲控制器　　10.4.1 基本RAM：1024×4位靜態(tài)RAM　　10.4.2 動態(tài)RAM　　10.4.3 其他類型的DRAM　　10.4.4 詳細的SRAM時序　　10.4.5 簡單存儲控制器的設計　10.5 連續(xù)乘法器　10.6 串行線發(fā)送器/接收器　小結　其他讀物　習題附錄A 數(shù)制附錄B 基本電子線路附錄C 觸發(fā)器類型索引

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