Xilinx FPGA設(shè)計(jì)權(quán)威指南

內(nèi)容概要

　　《EDA工程技術(shù)叢書：Xilinx FPGA設(shè)計(jì)權(quán)威指南》系統(tǒng)、全面地介紹了基于Xilinx可編程邏輯器件設(shè)計(jì)的方法、理論和應(yīng)用。全書共分14章，內(nèi)容包括Xilinx可編程邏輯器件設(shè)計(jì)流程導(dǎo)論、Xilinx可編程邏輯器件結(jié)構(gòu)及分類、HDL高級設(shè)計(jì)技術(shù)、基于HDL的設(shè)計(jì)技術(shù)、基于原理圖的設(shè)計(jì)輸入、設(shè)計(jì)綜合和行為仿真、設(shè)計(jì)實(shí)現(xiàn)和時序仿真、設(shè)計(jì)下載、Chip Scope Pro調(diào)試工具、可重配置技術(shù)基礎(chǔ)、處理器系統(tǒng)可重配置實(shí)現(xiàn)、基于ISE的數(shù)／?；旌舷到y(tǒng)設(shè)計(jì)、基于雙攝像頭的HDMI視頻系統(tǒng)的實(shí)現(xiàn)和基于System Generator的數(shù)字系統(tǒng)建模。　　《EDA工程技術(shù)叢書：Xilinx FPGA設(shè)計(jì)權(quán)威指南》參考了Xilinx大量的最新設(shè)計(jì)資料，內(nèi)容新穎，理論與應(yīng)用并重，介紹了Xilinx可編程邏輯器件的許多新的設(shè)計(jì)方法和設(shè)計(jì)技術(shù)，并將這些設(shè)計(jì)方法和設(shè)計(jì)技術(shù)有機(jī)貫穿于完整的設(shè)計(jì)流程中?！　　禘DA工程技術(shù)叢書：Xilinx FPGA設(shè)計(jì)權(quán)威指南》可作為從事Xilinx可編程邏輯器件設(shè)計(jì)工程技術(shù)人員的參考用書，也可作為電子信息類專業(yè)高年級本科生和研究生的教學(xué)和科研用書，同時也可以作為Xilinx公司的培訓(xùn)教材及工程技術(shù)人員的參考用書。

作者簡介

何賓，長期從事數(shù)字系統(tǒng)EDA方面教學(xué)與科研工作。在全國進(jìn)行大學(xué)生電子設(shè)計(jì)競賽FPGA專題方面的培訓(xùn)工作，在EDA教學(xué)與科研應(yīng)用方面積累了豐富的經(jīng)驗(yàn)。已出版相關(guān)圖書《EDA原理及verilog實(shí)現(xiàn)》、《EDA原理及VHDL實(shí)現(xiàn)》、《FPGA數(shù)字信號處理實(shí)現(xiàn)原理及方法》、《基于AXI4的可編程SOC系統(tǒng)設(shè)計(jì)》等多本EDA相關(guān)圖書。

書籍目錄

第1章 Xilinx FPGA設(shè)計(jì)流程 1.1 設(shè)計(jì)流程 1.2 設(shè)計(jì)輸入和綜合 1.2.1 層次化設(shè)計(jì) 1.2.2 原理圖輸入 1.2.3 HDL輸入和綜合 1.3 設(shè)計(jì)實(shí)現(xiàn) 1.3.1 FPGA設(shè)計(jì)實(shí)現(xiàn) 1.3.2 CPLD設(shè)計(jì)實(shí)現(xiàn) 1.4 設(shè)計(jì)驗(yàn)證 1.4.1 仿真 1.4.2 靜態(tài)時序分析 1.4.3 電路驗(yàn)證 1.5 IP核復(fù)用技術(shù) 1.5.1 IP核分類 1.5.2 IP核優(yōu)化 1.5.3 IP核生成 第2章 Xilinx FPGA結(jié)構(gòu)及分類 2.1 CPLD原理及結(jié)構(gòu) 2.1.1 功能塊 2.1.2 宏單元 2.1.3 快速連接矩陣 2.1.4 輸入輸出塊 2.2 FPGA原理及結(jié)構(gòu) 2.2.1 查找表結(jié)構(gòu)及功能 2.2.2 可配置邏輯塊 2.2.3 時鐘資源和時鐘管理單元 2.2.4 塊存儲器資源 2.2.5 互聯(lián)資源 2.2.6 專用的DSP模塊 2.2.7 輸入輸出塊 2.2.8 吉比特收發(fā)器 2.2.9 PCI—E模塊 2.2.10 XADC模塊 2.3 Xilinx可編程邏輯器件分類 2.3.1 Xilinx CPLD芯片介紹 2.3.2 Xilinx FPGA芯片介紹 2.3.3 Xilinx最新一代7系列 2.4 Xilinx配置存儲器 2.4.1 平臺Flash在系統(tǒng)可編程PROM 2.4.2 平臺Flash高密度存儲和配置器件 第3章 HDL高級設(shè)計(jì)技術(shù) 3.1 HDL語言 3.1.1 HDL語言設(shè)計(jì)FPGA的優(yōu)勢 3.1.2 使用HDL語言設(shè)計(jì)FPGA 3.2 混合語言設(shè)計(jì)支持 3.3 層次化設(shè)計(jì) 3.3.1 層次化設(shè)計(jì)的優(yōu)缺點(diǎn) 3.3.2 在分層設(shè)計(jì)中使用綜合工具 3.4 選擇數(shù)據(jù)類型（只限于VHDL） 3.4.1 使用std_logic（IEEE 1164） 3.4.2 聲明端口 3.4.3 端口聲明中的數(shù)組 3.5 使用'timescale指令（只限于Verilog） 3.6 if和case描述比較 3.6.1 if設(shè)計(jì)描述 3.6.2 case設(shè)計(jì)描述 3.6.3 避免出現(xiàn)鎖存器 3.7 邏輯結(jié)構(gòu)設(shè)計(jì) 3.7.1 邏輯結(jié)構(gòu)的分類及實(shí)現(xiàn) 3.7.2 數(shù)字信號處理中的邏輯結(jié)構(gòu) 3.8 邏輯復(fù)制和復(fù)用技術(shù) 3.8.1 邏輯復(fù)制技術(shù) 3.8.2 邏輯復(fù)用（共享）技術(shù) 3.9 并行和流水技術(shù) 3.9.1 并行設(shè)計(jì)技術(shù) 3.9.2 流水設(shè)計(jì)技術(shù) 3.10 同步和異步單元處理技術(shù) 3.10.1 同步單元處理技術(shù) 3.10.2 異步單元處理技術(shù) 3.11 控制信號 3.11.1 置位、復(fù)位和綜合優(yōu)化 3.11.2 使用時鐘使能引腳代替門控時鐘 3.11.3 轉(zhuǎn)換門控時鐘到時鐘使能 3.12 寄存器／鎖存器和RAM的初始狀態(tài) 3.12.1 寄存器和鎖存器的初始化狀態(tài) 3.12.2 RAM的初始化狀態(tài) 3.13 有限自動狀態(tài)機(jī)設(shè)計(jì) 3.13.1 有限狀態(tài)機(jī)分類 3.13.2 有限狀態(tài)機(jī)設(shè)計(jì) 3.14 存儲器的實(shí)現(xiàn) 3.14.1 推斷RAM 3.14.2 例化RAM 3.15 移位寄存器的實(shí)現(xiàn) 3.15.1 基于SRL的移位寄存器的實(shí)現(xiàn) 3.15.2 基于BRAM的移位寄存器的實(shí)現(xiàn) 3.16 多路復(fù)用器的實(shí)現(xiàn) 3.17 I／O寄存器的實(shí)現(xiàn) 3.18 算術(shù)運(yùn)算的實(shí)現(xiàn) 3.18.1 HDL對符號／無符號運(yùn)算的描述 3.18.2 FPGA內(nèi)算術(shù)運(yùn)算實(shí)現(xiàn)的方法 3.19 擴(kuò)展的DSP推斷 3.20 計(jì)數(shù)器和累加器的實(shí)現(xiàn) 3.21 屬性／約束及傳遞 3.21.1 屬性及傳遞 3.21.2 約束及傳遞 3.22 例化元件和FPGA原語 3.22.1 例化FPGA原語 3.22.2 例化核生成器模塊 第4章 基于HDL設(shè)計(jì)輸入 4.1 Xilinx ISE Design Suite介紹 4.2 ISE開發(fā)平臺主界面及功能 4.3 設(shè)計(jì)內(nèi)容和設(shè)計(jì)原理 4.4 創(chuàng)建工程 4.5 添加設(shè)計(jì)文件 4.5.1 添加計(jì)數(shù)器模塊 4.5.2 添加分頻器模塊 4.5.3 添加頂層設(shè)計(jì)模塊 第5章 基于原理圖的設(shè)計(jì)輸入 5.1 設(shè)計(jì)內(nèi)容和設(shè)計(jì)原理 5.2 創(chuàng)建工程 5.3 添加已存在的設(shè)計(jì)文件 5.4 生成所添加文件的RTL符號 5.5 創(chuàng)建原理圖文件 第6章 設(shè)計(jì)綜合和行為仿真 6.1 設(shè)計(jì)綜合 6.1.1 行為綜合描述 6.1.2 基于XST的綜合 6.1.3 綜合屬性參數(shù)功能 6.1.4 綜合屬性參數(shù)設(shè)置 6.1.5 設(shè)計(jì)綜合和綜合結(jié)果分析 6.1.6 原理圖符號的查看 6.2 行為仿真的實(shí)現(xiàn) 6.2.1 測試向量 6.2.2 基于ISim的行為仿真實(shí)現(xiàn) 第7章 設(shè)計(jì)實(shí)現(xiàn)和時序仿真 7.1 實(shí)現(xiàn)過程 7.2 設(shè)計(jì)約束原理 7.2.1 時序約束原理 7.2.2 引腳和面積約束原理 …… 第8章 設(shè)計(jì)下載 第9章 ChipScope Pro調(diào)試工具 第10章 可重配置技術(shù) 第11章 處理器系統(tǒng)可重配置實(shí)現(xiàn) 第12章 基于ISE的數(shù)字／模擬混合系統(tǒng)設(shè)計(jì) 第13章 基于雙攝像頭的HDMI視頻系統(tǒng)的實(shí)現(xiàn) 第14章 基于System Generator的數(shù)字系統(tǒng)建模 附錄 Nexys3的原理圖

章節(jié)摘錄

版權(quán)頁：   插圖：   7.5.2 映射屬性 以下屬性在FPGA的映射過程和設(shè)計(jì)實(shí)現(xiàn)過程中被使用。 1.時序驅(qū)動的填充和布局（Perform Timing-Driven Packing and placement,高級選項(xiàng)，只支持Virtex-4、Spartan-3、Spartan-3A和Spartan-3E） 在映射過程的填充的過程中，是否對時序關(guān)鍵路徑指定優(yōu)先級。用戶產(chǎn)生的時間約束被用來驅(qū)動填充和布局操作。通常在UCF文件中描述時序約束。在翻譯（轉(zhuǎn)換）時，注解到設(shè)計(jì)中。這個過程結(jié)束后，結(jié)果是已經(jīng)完成的布局設(shè)計(jì)，然后準(zhǔn)備布線。 如果在沒有用戶時間約束的情況下，選擇時序驅(qū)動填充和布局，工具則為內(nèi)部所有模塊自動產(chǎn)生和動態(tài)調(diào)整時序約束，此功能稱為性能評估模式。這種模式允許設(shè)計(jì)中所有時鐘的時鐘性能一次通過評估。這種模式所達(dá)到的性能不一定是每個時鐘可以達(dá)到的最好的性能。相反，它是在權(quán)衡所有時鐘的性能后給出的最優(yōu)設(shè)計(jì)，默認(rèn)情況是False。 2.執(zhí)行時序驅(qū)動填充（Perform Timing-Driven Packing，高級選項(xiàng)，只支持Virtex和Spartan-Ⅱ） 在映射過程進(jìn)行填充時，是否對時序的關(guān)鍵路徑指定優(yōu)先級，用戶生成的時間約束被用來驅(qū)動填充操作，時序約束通常在UCF文件中被描述，在翻譯時被附加到設(shè)計(jì)中，默認(rèn)情況是False，時序驅(qū)動不會被執(zhí)行。 3.映射努力等級（Map Effort Level,高級選項(xiàng)，只支持Virtex-4、Spartan-3、Spartan-3A和Spartan-3E） 只有當(dāng)執(zhí)行時序驅(qū)動填充和布局選項(xiàng)被設(shè)置為True時，此選項(xiàng)才可用。 指定在映射過程中的努力級別，努力級別通過選擇CPU密集算法來控制填充和布局的時間。從下拉菜單中選擇優(yōu)化等級。 （1）Standard：提供最快的運(yùn)行時間和最低映射努力級別。適合不是很復(fù)雜的設(shè)計(jì)（默認(rèn)設(shè)置）。 （2）High：提供最長的運(yùn)行時間和最高的映射努力級別。適合比較復(fù)雜的設(shè)計(jì)。 4.額外努力（Extra Effort,高級選項(xiàng)，只支持Virtex-4、Spartan-3、Spartan-3A和Spartan-3E） 這個選項(xiàng)僅當(dāng)布局優(yōu)化等級設(shè)置為High時可用。指定映射是否要花費(fèi)的額外運(yùn)行時間，來滿足困難時序約束。從下拉菜單中選擇選項(xiàng)。

編輯推薦

《EDA工程技術(shù)叢書:Xilinx FPGA設(shè)計(jì)權(quán)威指南》的出版會對電子信息類專業(yè)的廣大師生及FPGA設(shè)計(jì)人員帶來幫助，以促進(jìn)FPGA技術(shù)在高校和企業(yè)中的推廣普及。可作為從事Xilinx可編程邏輯器件設(shè)計(jì)工程技術(shù)人員的參考用書，也可作為電子信息類專業(yè)高年級本科生和研究生的教學(xué)和科研用書，同時也可以作為Xilinx公司的培訓(xùn)教材及工程技術(shù)人員的參考用書。

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