Verilog HDL綜合實用教程

內(nèi)容概要

本書的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語言的綜合。本書以電路綜合為目標，針對各種語言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時的語義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對各種似是而非的用法作了對比，指出了其語義差別和所綜合出的電路在功能上的差異。本書的另一特色在于詳細介紹了設(shè)計模型的優(yōu)化技術(shù)和驗證技術(shù)。本書內(nèi)容全面、深入淺出、適用面廣，對于已經(jīng)采用或打算采用Verilog語言作為電路設(shè)計手段的學生和工程人員而言是一本不可多得的好書。

作者簡介

J.Bhasker是IEEE PAR 1364.1 Verilog Synthesis InteroperabilityWorking Group(Verilog SIWG)的主席，該組織致力于建立用于RTL綜合的Verilog標準化子集。他是貝爾實驗室所開發(fā)的ArchSyn綜合系統(tǒng)的主要設(shè)計者之一。他曾為AT&T和Lucent的許多設(shè)計師講授Verilog HDI語言和V

書籍目錄

譯者序原書序前言第1章 基礎(chǔ)知識 1.1 什么是綜合？ 1.2 設(shè)計流程中的綜合 1.3 邏輯值體系 1.4 位寬 1.5 值保持器的硬件建模第2章 從Verilog結(jié)構(gòu)到邏輯門 2.1 持續(xù)賦值語句 2.2 過程賦值語句 2.3 邏輯算符 2.4 算術(shù)算符 2.5 關(guān)系算符 2.6 相等性算符 2.7 移位算符 2.8 向量運算 2.9 部分選取 2.10 位選取 2.11 條件表達式 2.12 always語句 2.13 if語句 2.14 case語句 2.15 再談鎖存器推導 2.16 循環(huán)語句 2.17 觸發(fā)器的建模 2.18 再談阻塞式和非阻塞式賦值 2.19 函數(shù) 2.20 任務 2.21 使用x值和z值 2.22 門級建模 2.23 模塊實例化語句 2.24 參數(shù)化的設(shè)計第3章 建模示例 3.1 組合邏輯的建模 3.2 時序邏輯的建模 3.3 存儲器的建模 3.4 編寫布爾等式 3.5 有限狀態(tài)機的建模 3.6 通用移位寄存器的建模 3.7 ALU的建模 3.8 計數(shù)器的建模 3.9 參數(shù)化加法器的建模 3.10 參數(shù)化的比較器的建模 3.11 譯碼器的建模 3.12 多路選擇器的建模 3.13 參數(shù)化的奇偶校驗生成器的建模 3.14 三態(tài)門的建模 3.15 數(shù)據(jù)流檢測模型 3.16 階乘模型 3.17 UART模型 3.18 紙牌21點模型第4章 模型的優(yōu)化 4.1 資源分配 4.2 公共子表達式 4.3 代碼移位 4.4 公因子提取 4.5 交換律和結(jié)合律 4.6 其他優(yōu)化手段 4.7 觸發(fā)器和鎖存器的優(yōu)化 4.8 設(shè)計規(guī)模 4.9 使用括號第5章 驗證 5.1 測試平臺 5.2 賦值語句中的延遲 5.3 懸空的端口 5.4 遺失的鎖存器 5.5 再談延遲 5.6 事件表 5.7 綜合指令 5.8 變量的異步預置位 5.9 阻塞式和非阻塞式賦值附錄A 可綜合的語言結(jié)構(gòu)附錄B 通用庫參考文獻

編輯推薦

　　通過本書，您可以：　　·迅速開始編寫可綜合的Verilog模型?！　　か@悉哪些語言結(jié)構(gòu)可用于綜合，這些結(jié)構(gòu)如何映射成硬件，以得到所期望的邏輯電路。　　·學習如何避免功能的不匹配?！　　ち⒓撮_始使用許多常用的硬件元件模型，或針對應用稍作修改后為己所用。

圖書封面

圖書標簽Tags

無

評論、評分、閱讀與下載

---

    Verilog HDL綜合實用教程 PDF格式下載

---