Verilog HDL實驗練習(xí)與語法手冊

內(nèi)容概要

本書是《數(shù)字系統(tǒng)設(shè)計——Verilog實現(xiàn)》(夏宇聞編著)的配套輔導(dǎo)用書，為想真正掌握Verilog HDL設(shè)計方法的讀者精心設(shè)計了豐富的上機練習(xí)和范例，并附有常用語法手冊，能有效地幫助讀者理解主教材中講解的知識，并將其用到實踐當中去。本書可以與主教材配套使用，也可單獨作為高等學(xué)校電子信息、計算機等相關(guān)專業(yè)本科生和研究生學(xué)習(xí)數(shù)字電路設(shè)計的參考用書，也可供其他工程設(shè)計人員參考使用。

書籍目錄

第一部分 設(shè)計示范與實驗練習(xí)  練習(xí)一 簡單的組合邏輯設(shè)計  練習(xí)二 簡單分頻時序邏輯電路的設(shè)計  練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路  練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別  練習(xí)五 用always塊實現(xiàn)較復(fù)雜的組合邏輯電路  練習(xí)六 在Verilog HDL中使用函數(shù)，  練習(xí)七 在Verilog HDL中使用任務(wù)task聲明語句  練習(xí)八 利用有限狀態(tài)機進行時序邏輯的設(shè)計  練習(xí)九 利用狀態(tài)機實現(xiàn)比較復(fù)雜的接口設(shè)計  練習(xí)十 通過模塊實例調(diào)用實現(xiàn)大型的設(shè)計  練習(xí)十一 簡單卷積器的設(shè)計  練習(xí)十二 利用SRAM設(shè)計一個FIFO第二部分 Verilog硬件描述語言參考手冊  一、關(guān)于IEEE 1364標準  二、Verilog簡介  三、語法總結(jié)  四、編寫Verilog HDL源代碼的標準  五、設(shè)計流程  六、按字母順序查找部分  七、編譯器指示  八、系統(tǒng)任務(wù)和函數(shù)第三部分 IEEE Verilog1364-2001標準簡介  一、Verilog語言發(fā)展歷史回顧  二、IEEE1364-2001 Verilog標準的目標  三、新標準使建模性能得到很大提高  四、提高了ASIC/FPGA應(yīng)用的正確性  五、編程語言接口（PLI）方面的改進  六、總結(jié)附錄一 A/D轉(zhuǎn)換器的Verilog HDL模型和建立模型所需要的技術(shù)參數(shù)附錄二 2K*8位異步CMOS靜態(tài)RAM HM-65162參考文獻

圖書封面

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