數(shù)字電路邏輯設(shè)計(jì)

內(nèi)容概要

本書是普通高等教育“十五”國家級(jí)規(guī)劃教材和高等教育出版社百門精品課程教材立項(xiàng)項(xiàng)目。本書的前身《脈沖與數(shù)字電路》(第二版)曾獲第三屆國家教委優(yōu)秀教材一等獎(jiǎng)，第三屆教育部科學(xué)技術(shù)進(jìn)步三等獎(jiǎng)；《數(shù)字電路邏輯設(shè)計(jì)》(脈沖與數(shù)字電路第三版)曾獲2002年普通高等學(xué)校優(yōu)秀教材二等獎(jiǎng)?！　”緯m應(yīng)電子信息與通信工程學(xué)科、電子科學(xué)與技術(shù)學(xué)科迅猛發(fā)展的形勢(shì)，正確處理了基礎(chǔ)理論與實(shí)際應(yīng)用的關(guān)系，適量地增加了VHDL對(duì)數(shù)字邏輯的描述以及數(shù)字系統(tǒng)設(shè)計(jì)的基礎(chǔ)，既覆蓋了原國家教委頒布的本課程教學(xué)基本要求，也符合當(dāng)前我國高等學(xué)校工科本課程教學(xué)內(nèi)容與課程體系改革的實(shí)際，定位準(zhǔn)確，取材恰當(dāng)，基本概念清楚，同時(shí)保持了前三版的優(yōu)點(diǎn)，深入淺出，語言流暢，可讀性強(qiáng)?！　∪珪彩徽?，主要包括緒論、邏輯函數(shù)及其簡化、集成邏輯門、組合邏輯電路、集成觸發(fā)器、時(shí)序邏輯電路、半導(dǎo)體存儲(chǔ)器、可編程邏輯器件、脈沖單元電路、模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器、數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)等內(nèi)容，各章后配有適量習(xí)題。隨書還附有幫助學(xué)生學(xué)習(xí)用的教學(xué)光盤，其內(nèi)容包含有各章的教學(xué)基本要求，主要內(nèi)容，重點(diǎn)、難點(diǎn)分析，思考題、自我檢測(cè)題(附有答案)以及VHDL基礎(chǔ)等?！　∨c該書同時(shí)出版的還有學(xué)習(xí)指導(dǎo)書，含有該書各章的習(xí)題解答?！　”緯勺鳛楦叩葘W(xué)校電子信息類、電氣信息類各專業(yè)的教科書，也可供本學(xué)科及其他相近學(xué)科工程技術(shù)人員參考。

作者簡介

王毓銀，1939年生，江蘇省南通市人。1963年畢業(yè)于北京郵電學(xué)院無線電系。其后在北京郵電學(xué)院無線電系任教。1985年調(diào)至北京郵電學(xué)院分院任無線電工程系主任。長期從事數(shù)字電路的教學(xué)與科研工作。享受政府特殊津貼，曾任教育部高等學(xué)校工科電工課程教學(xué)指導(dǎo)委員會(huì)電子技術(shù)與電

書籍目錄

第1章 緒論　1.1 數(shù)字信號(hào)　1.2 數(shù)制及其轉(zhuǎn)換　1.3 二一十進(jìn)制代碼（BCD代碼）　1.4 算術(shù)運(yùn)算與邏輯運(yùn)算　1.5 數(shù)字電路　1.6 VHDL 　1.7 本課程的任務(wù)與性質(zhì)　習(xí)題第2章 邏輯函數(shù)及其簡化　2.1 邏輯代數(shù)　　2.1.1 基本邏輯　　2.1.2 基本邏輯運(yùn)算　　2.1.3 真值表與邏輯函數(shù)　　2.1.4 邏輯函數(shù)相等　　2.1.5 三個(gè)規(guī)則　　2.1.6 常用公式　　2.1.7 邏輯函數(shù)的標(biāo)準(zhǔn)形式　2.2 邏輯函數(shù)的簡化　　2.2.1 公式法（代數(shù)法）　　2.2.2 圖解法（卡諾圖法）　　2.2.3 邏輯函數(shù)的系統(tǒng)簡化法　習(xí)題第3章 集成邏輯門　3.1 晶體管的開關(guān)特性　　3.1.1 晶體二極管開關(guān)特性　　3.1.2 晶體三極管開關(guān)特性　3.2 TTL集成邏輯門　　3.2.1 晶體管一晶體管邏輯門電路（TTL）　　3.2.2 TTL與非門的主要外部特性　　3.2.3 TTL或非門、異或門、OC門、三態(tài)輸出門等　　3.2.4 其他系列TTL門電路　3.3 發(fā)射極耦合邏輯（ECL）門與集成注入邏輯（I2L）電路　　3.3.1 發(fā)射極耦合邏輯（ECL）門　　3.3.2 I2L邏輯門　3.4 MOS邏輯門　　3.4.1 MOS晶體管　　3.4.2 MOS反相器和門電路　3.5 CMOS電路　　3.5.1 CMOS反相器工作原理　　3.5.2 CMOS反相器的主要特性　　3.5.3 CMOS傳輸門　　3.5.4 CMOS邏輯門電路　　3.5.5 BiCMOS門電路　　3.5.6 CMOS電路的正確使用方法　3.6 VHDL描述邏輯門電路　　3.6.1 VHDL描述電路的基本方法　　3.6.2 VHDL描述邏輯門電路　習(xí)題第4章 組合邏輯電路　4.1 組合邏輯電路分析　　4.1.1 全加器　　4.1.2 編碼器　　4.1.3 譯碼器　　4.1.4 數(shù)值比較器　　4.1.5 數(shù)據(jù)選擇器　　4.1.6 奇偶產(chǎn)生/校驗(yàn)電路　4.2 組合邏輯電路設(shè)計(jì)　　4.2.1 采用小規(guī)模集成器件的組合邏輯電路設(shè)計(jì)　　4.2.2 采用中規(guī)模集成器件實(shí)現(xiàn)組合邏輯函數(shù)　4.3 組合邏輯電路的冒險(xiǎn)現(xiàn)象　　4.3.1 靜態(tài)邏輯冒險(xiǎn)　　4.3.2 如何判斷是否存在邏輯冒險(xiǎn)　　4.3.3 如何避免邏輯冒險(xiǎn)　4.4 VHDL描述組合邏輯電路　　4.4.1 VHDL表達(dá)式、運(yùn)算符和數(shù)據(jù)類型　　4.4.2 在結(jié)構(gòu)體行為描述中常用語句　　4.4.3 結(jié)構(gòu)描述語句　　4.4.4 VHDL語句描述組合邏輯電路　習(xí)題第5章 集成觸發(fā)器　5.1 基本觸發(fā)器　　5.1.1 基本觸發(fā)器電路組成和工作原理　　5.1.2 基本觸發(fā)器功能的描述　5.2 鐘控觸發(fā)器　　5.2.1 鐘控R—S觸發(fā)器　　5.2.2 鐘控D觸發(fā)器　　5.2.3 鐘控J-K觸發(fā)器　　5.2.4 鐘控T觸發(fā)器　　5.2.5 電位觸發(fā)方式的工作特性　5.3 主從觸發(fā)器　　5.3.1 主從觸發(fā)器基本原理　　5.3.2 主從J-K觸發(fā)器主觸發(fā)器的一次翻轉(zhuǎn)現(xiàn)象　　5.3.3 主從J-K觸發(fā)器集成單元　　5.3.4 集成主從J-K觸發(fā)器的脈沖工作特性　5.4 邊沿觸發(fā)器　　5.4.1 維持一阻塞觸發(fā)器　　5.4.2 下降沿觸發(fā)的邊沿觸發(fā)器　　5.4.3 CMOS傳輸門構(gòu)成的邊沿觸發(fā)器　5.5 VHDL描述觸發(fā)器　　5.5.1 時(shí)鐘信號(hào)和復(fù)位、置位信號(hào)的VHDL描述　　5.5.2 觸發(fā)器的VHDL描述　習(xí)題第6章 時(shí)序邏輯電路　6.1 時(shí)序邏輯電路概述　6.2 時(shí)序邏輯電路分析　　6.2.1 時(shí)序邏輯電路的分析步驟　　6.2.2 寄存器、移位寄存器　　6.2.3 同步計(jì)數(shù)器　　6.2.4 異步計(jì)數(shù)器　6.3 時(shí)序邏輯電路設(shè)計(jì)　　6.3.1 同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟　　6.3.2 采用小規(guī)模集成器件設(shè)計(jì)同步計(jì)數(shù)器　　6.3.3 采用小規(guī)模集成器件設(shè)計(jì)異步計(jì)數(shù)器　　6.3.4 采用中規(guī)模集成器件實(shí)現(xiàn)任意模值計(jì)數(shù)（分頻）器　6.4 序列信號(hào)發(fā)生器　　6.4.1 設(shè)計(jì)給定序列信號(hào)的產(chǎn)生電路　　6.4.2 根據(jù)序列循環(huán)長度M的要求設(shè)計(jì)發(fā)生器電路　6.5 時(shí)序邏輯電路的VHDL描述　　6.5.1 移位寄存器的VHDL描述　　6.5.2 計(jì)數(shù)器的VHDL描述　習(xí)題第7章 半導(dǎo)體存儲(chǔ)器　7.1 概述　　7.1.1 半導(dǎo)體存儲(chǔ)器的特點(diǎn)與應(yīng)用　　7.1.2 半導(dǎo)體存儲(chǔ)器的分類　　7.1.3 半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo)　7.2 順序存取存儲(chǔ)器（SAM）　　7.2.1 動(dòng)態(tài)CMOS反相器　　7.2.2 動(dòng)態(tài)CMOS移存單元　　7.2.3 動(dòng)態(tài)移存器和順序存取存儲(chǔ)器（SAM）　7.3 隨機(jī)存取存儲(chǔ)器（RAM）　　7.3.1 RAM的結(jié)構(gòu)　　7.3.2 RAM存儲(chǔ)單元　　7.3.3 RAM集成片HM6264簡介　　7.3.4 RAM存儲(chǔ)容量的擴(kuò)展　7.4 只讀存儲(chǔ)器（ROM）　　7.4.1 固定ROM　　7.4.2 可編程ROM　　7.4.3 利用ROM實(shí)現(xiàn)組合邏輯函數(shù)　　7.4.4 EPROM集成片簡介　習(xí)題第8章 可編程邏輯器件　8.1 可編程邏輯器件基本結(jié)構(gòu)　　8.1.1 “與一或”陣列結(jié)構(gòu)　　8.1.2 查找表結(jié)構(gòu)　　8.1.3 可編程邏輯器件編程技術(shù)　8.2 簡單可編程邏輯器件（SPLD）　　8.2.1 PAL器件的基本結(jié)構(gòu)　　8.2.2 GAL器件的基本結(jié)構(gòu)　　8.2.3 典型GAL器件　8.3 復(fù)雜可編程邏輯器件（CPLD）　　8.3.1 概述　　8.3.2 可編程互連陣列結(jié)構(gòu)CPLD　　8.3.3 全局互連結(jié)構(gòu)CPLD　8.4 現(xiàn)場(chǎng)可編程門陣列（FPGA）器件　　8.4.1 概述　　8.4.2 連續(xù)互連型FPGA器件　　8.4.3 分段互連型FPGA器件　　8.4.4 FPGA器件特點(diǎn)　8.5 可編程邏輯器件的開發(fā)　　8.5.1 PLD設(shè)計(jì)流程　　8.5.2 PLD編程與配置　習(xí)題第9章 脈沖單元電路　9.1 脈沖信號(hào)與電路　　9.1.1 脈沖信號(hào)　　9.1.2 脈沖電路　9.2 集成門構(gòu)成的脈沖單元電路　　9.2.1 施密特觸發(fā)器　　9.2.2 單穩(wěn)態(tài)觸發(fā)器　　9.2.3 多諧振蕩器　9.3 555定時(shí)器及其應(yīng)用　　9.3.1 555定時(shí)器的電路結(jié)構(gòu)　　9.3.2 用555定時(shí)器構(gòu)成施密特觸發(fā)器　　9.3.3 用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器　　9.3.4 用555定時(shí)器構(gòu)成多諧振蕩器　習(xí)題第10章 模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器　10.1 概述　　10.1.1 數(shù)字控制系統(tǒng)　　1O.1.2 數(shù)據(jù)傳輸系統(tǒng)　　10.1.3 自動(dòng)測(cè)試和測(cè)量設(shè)備　　10.1.4 多媒體計(jì)算機(jī)系統(tǒng)　10.2 數(shù)模轉(zhuǎn)換器（DAC）　　10.2.1 數(shù)模轉(zhuǎn)換原理和一般組成　　10.2.2 權(quán)電阻網(wǎng)絡(luò)DAC　　10.2.3 R-2R倒T形電阻網(wǎng)絡(luò)DAC　　10.2.4 單值電流型網(wǎng)絡(luò)DAC　　10.2.5 集成DAC及其應(yīng)用舉例　　10.2.6 DAC的轉(zhuǎn)換精度與轉(zhuǎn)換速度　10.3 模數(shù)轉(zhuǎn)換器（ADC）　　10.3.1 模數(shù)轉(zhuǎn)換基本原理　　10.3.2 并聯(lián)比較型ADC　　10.3.3 逐次逼近型ADC　　10.3.4 雙積分型ADC　10.4 集成ADC及其應(yīng)用舉例　　10.4.1 雙積分型集成ADC　　10.4.2 逐次逼近型集成ADC　　10.4.3 ADC的轉(zhuǎn)換精度和轉(zhuǎn)換速度　習(xí)題第11章 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)　11.1 數(shù)字系統(tǒng)設(shè)計(jì)的基本方法　　11.1.1 數(shù)字系統(tǒng)的組成　　11.1.2 數(shù)字系統(tǒng)設(shè)計(jì)方法　11.2 系統(tǒng)控制器的描述　　11.2.1 ASM圖描述方法　　11.2.2控制器設(shè)計(jì)——硬件實(shí)現(xiàn)　　11.2.3控制器設(shè)計(jì)——軟件設(shè)計(jì)（VHDL描述）　11.3 數(shù)字系統(tǒng)設(shè)計(jì)舉例　　11.3.1 方案構(gòu)思　　11.3.2 頂層的VHDL實(shí)現(xiàn)　　11.3.3 次級(jí)模塊電路分析與設(shè)計(jì)　　11.3.4 控制器電路的設(shè)計(jì)　習(xí)題附錄一 半導(dǎo)體集成電路型號(hào)命名方法附錄二 集成電路主要性能參數(shù)附錄三 二進(jìn)制邏輯單元圖形符號(hào)說明主要參考文獻(xiàn)漢英名詞術(shù)語對(duì)照

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