高速電路PCB設(shè)計(jì)與EMC技術(shù)分析

內(nèi)容概要

　　高速電路具有許多特點(diǎn)，給PCB設(shè)計(jì)帶來了電磁兼容、信號完整性、電源完整性等問題，本書通過常用PCB設(shè)計(jì)軟件的應(yīng)用，詳細(xì)介紹了該系統(tǒng)組成的各個技術(shù)模塊的性能特點(diǎn)與連接技術(shù)。    本書從高速電路的特點(diǎn)出發(fā)，分析高速電路與低速電路的區(qū)別，進(jìn)而概括出高速電路所面臨的三大問題：電磁兼容、信號完整性和電源完整性。接下來對這些問題的來龍去脈及其危害做了詳細(xì)的分析；最后，通過具體的實(shí)例將這些問題的解決方法貫穿到高速電路PCB設(shè)計(jì)的全過程之中。    本書理論體系完整、內(nèi)容翔實(shí)、語言通俗易懂，實(shí)例具有很強(qiáng)的針對性和實(shí)用性，既適用于電子信息類專業(yè)的本科或?qū)？平滩?，也可供從事高速電路工程與應(yīng)用工作的科技人員參考。

書籍目錄

第一篇  基礎(chǔ)篇　第1章  高速電路PCB概述  　1.1  高速信號    　1.1.1  高速的界定    　1.1.2  高速信號的頻譜    　1.1.3  高速電路與射頻電路的區(qū)別  　1.2  無源器件的射頻特性    　1.2.1  金屬導(dǎo)線和走線    　1.2.2  電阻    　1.2.3  電容    　1.2.4  電感和磁珠  　1.3  PCB基礎(chǔ)概念  　1.4  高速電路設(shè)計(jì)面臨的問題    　1.4.1  電磁兼容性    　1.4.2  信號完整性    　1.4.3  電源完整性　第2章  高速電路電磁兼容  　2.1  電磁兼容的基本原理    　2.1.1  電磁兼容概述    　2.1.2  電磁兼容標(biāo)準(zhǔn)    　2.1.3  電磁兼容設(shè)計(jì)的工程方法  　2.2  電磁干擾    　2.2.1  電磁干擾概述    　2.2.2  電磁干擾的組成要素  　2.3  地線干擾與接地技術(shù)    　2.3.1  接地的基礎(chǔ)知識   　 2.3.2  接地帶來的電磁兼容問題    　2.3.3  各種實(shí)用接地方法    　2.3.4  接地技術(shù)概要  　2.4  干擾濾波技術(shù)    　2.4.1  共模和差模電流    　2.4.2  干擾濾波電容    　2.4.3  濾波器的安裝 　 2.5  電磁屏蔽技術(shù)    　2.5.1  電磁屏蔽基礎(chǔ)知識    　2.5.2  磁場的屏蔽    　2.5.3  電磁密封襯墊    　2.5.4  截止波導(dǎo)管  　2.6  PCB的電磁兼容噪聲    　2.6.1  PCB線路上的噪聲    　2.6.2  PCB的輻射    　2.6.3  PCB的元器件  　2.7  本章小結(jié)　第3章  高速電路信號完整性  　3.1  信號完整性的基礎(chǔ)    　3.1.1  信號完整性問題    　3.1.2  高速電路信號完整性問題的分析工具  　3.2  傳輸線原理    　3.2.1  PCB中的傳輸線結(jié)構(gòu)    　3.2.2  傳輸線參數(shù)    　3.2.3  傳輸線模型  　3.3  時序分析    　3.3.1  傳播速度    　3.3.2  時序參數(shù)    　3.3.3  時序設(shè)計(jì)目標(biāo)和應(yīng)用舉例  　3.4  反射    　3.4.1  瞬態(tài)阻抗及反射    　3.4.2  反彈    　3.4.3  上升沿對反射的影響    　3.4.4  電抗性負(fù)載反射  　3.5  串?dāng)_    　3.5.1  串?dāng)_現(xiàn)象    　3.5.2  容性耦合和感性耦合    　3.5.3  串?dāng)_的模型描述    　3.5.4  串?dāng)_噪聲分析    　3.5.5  互連參數(shù)變化對串?dāng)_的影響  　3.6  本章小結(jié)　第4章  高速電路電源完整性 　 4.1  電源完整性問題概述    　4.1.1  芯片內(nèi)部開關(guān)噪聲    　4.1.2  芯片外部開關(guān)噪聲    　4.1.3  減小同步開關(guān)噪聲的其他措施    　4.1.4  同步開關(guān)噪聲總結(jié)  　4.2  電源分配網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)    　4.2.1  PCB電源分配系統(tǒng)    　4.2.2  電源模塊的模型    　4.2.3  去耦電容的模型    　4.2.4  電源／地平面對的模型  　4.3  本章小結(jié)　　……第二篇  應(yīng)用篇附錄A  常用導(dǎo)體材料的特性參數(shù)附錄B  常用介質(zhì)材料的特性參數(shù)附錄C  變化表附錄D  國際單位的前綴參考文獻(xiàn)

章節(jié)摘錄

　　第一篇　基礎(chǔ)篇　　第1章　高速電路PCB概述　　1.1　高速信號　　英特爾的創(chuàng)始人之一摩爾曾經(jīng)預(yù)測：每隔18個月計(jì)算機(jī)的性能將翻倍，歷史證明了這個預(yù)測。衡量計(jì)算機(jī)性能指標(biāo)的一個重要指標(biāo)就是處理器芯片的時鐘頻率，如圖1.1所示說明了英特爾處理器時鐘頻率的發(fā)展趨勢：大約每兩年時鐘頻率就能提高一倍。摩爾定律反映了半導(dǎo)體行業(yè)的發(fā)展趨勢。2001年半導(dǎo)體行業(yè)協(xié)會對未來芯片上時鐘頻率做了一個規(guī)劃[半導(dǎo)體國際技術(shù)發(fā)展藍(lán)圖（ITRS）]，根據(jù)規(guī)劃，隨著處理器時鐘頻率不斷增長，必然意味著系統(tǒng)上的數(shù)據(jù)傳輸速率、總線速率不斷增長。此外，其他產(chǎn)品如高速通信產(chǎn)品中的數(shù)據(jù)傳輸率和時鐘頻率也會加速提高。因此，越來越多的電子系統(tǒng)設(shè)計(jì)師們將從事100 MHz頻率以上的電路設(shè)計(jì)。目前，超過一半的數(shù)字系統(tǒng)的時鐘頻率高于100 MHz。當(dāng)系統(tǒng)時鐘頻率超過50 MHz時，將出現(xiàn)傳輸線效應(yīng)和信號的完整性問題；而當(dāng)系統(tǒng)時鐘頻率達(dá)到120 MHz時，基于傳統(tǒng)方法設(shè)計(jì)的PCB將無法工作，必須使用高速電路設(shè)計(jì)知識。因此，高速電路設(shè)計(jì)已經(jīng)成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)師必須掌握的知識。只有使用高速電路設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過程的可摔件?！　?.1.1　高速的界定　　如果一個數(shù)字系統(tǒng)的時鐘頻率達(dá)到或者超過50 MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的分量（比如說1／3），這就稱為高速電路?！　?shí)際上信號的諧波頻率比信號本身的重復(fù)頻率高，是信號快速變化的上升沿與下降沿引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果走線傳播延時大于20％驅(qū)動端的信號上升時間，則認(rèn)為此類信號是高速信號并可能產(chǎn)生傳輸線效應(yīng)。　　定義了傳輸線效應(yīng)發(fā)生的前提條件，又如何判斷傳播延時是否大于20％驅(qū)動端的信號上升時間呢?信號上升時間的典型值一般可通過器件手冊查出，而信號的傳播時問在PCB設(shè)計(jì)中由實(shí)際布線長度和傳播速度決定。例如，“FR4”板上信號傳播速度大約為6in／ns（1in=2.54cm），但如果過孔多，器件引腳多，速度將降低，高速邏輯器件的信號上升時間大約為0.2 ns，則安全的走線長度將不會超過0.24in。

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　　高速電路具有許多特點(diǎn)，給PCB設(shè)計(jì)帶來了電磁兼容、信號完整性、電源完整性等問題，《高速電路PCB設(shè)計(jì)與EMC技術(shù)分析》通過常用PCB設(shè)計(jì)軟件的應(yīng)用，詳細(xì)介紹了該系統(tǒng)組成的各個技術(shù)模塊的性能特點(diǎn)與連接技術(shù)。

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